3. Versal PCB叠层设计与阻抗控制
Versal 器件的 PCB 设计难点，不在于“能不能布通”，而在于能否在 8 层板的成本约束下，同时满足 DDR4/LPDDR4 的单端 40~50 Ω、差分 80~100 Ω，GT 收发通道的 85~100 Ω 差分，以及 PCIe Gen4/Gen5 的 85 Ω 差分与低损耗要求。叠层是所有这些阻抗与损耗指标的物理载体，一旦层序、介质厚度、参考平面确定，后续布线只能在很小的范围内微调。因此本节以一块典型 8 层板为对象，完整走一遍叠层规划、参考平面选择、阻抗计算与板材选型的过程。
一、先明确约束，再排层序
叠层设计的第一步不是画层，而是把约束列清楚。以一颗中等规模 Versal（如 VC1902 级别）为例，典型约束如下：
- DDR4-3200，64 位数据 + ECC，单端 40 Ω（±10%），差分 80 Ω；
- GT 通道若干组，差分 85 Ω 或 100 Ω，速率 10~25 Gbps，需低损耗介质；
- PCIe Gen4 x8，差分 85 Ω，参考平面完整，过孔 stub 尽量短；
- 电源种类多：VCCINT、VCCINT_VCU、VCC_SOC、VCCAUX、VCCAUX_IO、1.2 V/1.8 V DDR 电源、0.85 V/1.1 V 等，需要至少两个完整电源层；
- 板厚目标 1.6 mm，总铜厚与介质厚度需与阻抗匹配。
这些约束决定了：信号层不能太少（DDR 与 GT 需要独立布线空间），电源层不能少于两层（否则分割与去耦无法保证），因此 8 层是下限，且必须采用“信号—地—信号—电源—电源—信号—地—信号”或类似对称结构。
二、典型 8 层叠层方案
下面给出一个可直接用于 Versal 设计的 8 层叠层示例。层序从顶层 L1 到底层 L8，单位为 mil（1 mil = 0.0254 mm），铜厚以 oz 表示（1 oz ≈ 1.37 mil）。
| 层 | 功能 | 铜厚 | 介质/厚度 | 说明 |
|---|---|---|---|---|
| L1 | 信号（顶层） | 0.5 oz + 电镀 | — | GT/PCIe 出线、DDR 地址命令 |
| L2 | GND 平面 | 1 oz | 3.5 mil | L1 的完整参考平面 |
| L3 | 信号 | 1 oz | 8 mil | DDR 数据、GT 内层走线 |
| L4 | 电源平面 | 1 oz | 3.5 mil | VCCINT 等核心电源 |
| L5 | 电源平面 | 1 oz | 3.5 mil | VCCAUX、DDR 电源 |
| L6 | 信号 | 1 oz | 8 mil | DDR 数据、低速控制 |
| L7 | GND 平面 | 1 oz | 3.5 mil | L6/L8 的参考平面 |
| L8 | 信号（底层） | 0.5 oz + 电镀 | — | 去耦、测试点、次要信号 |
该结构的关键点：L1 与 L3 分别以 L2、L4 为参考，L6 与 L8 分别以 L5、L7 为参考，所有高速信号层都紧邻完整平面。L4 与 L5 为相邻电源层，形成板级平面电容，有利于高频去耦。整体以 L4/L5 为中心近似对称，可减少回流焊后的翘曲。
三、参考平面选择与回流路径
参考平面不是“随便找个地就行”。对 Versal 高速信号，参考平面选择遵循三条原则：
- 紧邻原则：信号层必须紧邻完整平面，介质厚度越小，回流路径越紧凑，阻抗越稳定。L1 到 L2 的 3.5 mil 就是为此设置。
- 完整原则：参考平面在信号走线下方不得有长距离开槽。DDR 数据组跨分割时，回流被迫绕行，等效电感增大，容易引起过冲和时序抖动。
- 换层原则：信号从 L1 换到 L3 时，参考平面从 L2 变为 L4，必须在过孔附近放置缝合电容或缝合过孔，为回流提供低阻抗通路。
以 DDR4 数据线为例，若从 L1 走到 L3，参考平面由 L2（GND）切换到 L4（电源），此时回流路径被切断。正确做法是在换层过孔旁 1 mm 内放置 0.1 μF 电容，将 L2 与 L4 在高频下短接，使回流连续。若忽略这一点，实测眼图往往出现明显塌陷。
四、阻抗计算与线宽调整
叠层确定后，用阻抗计算工具（如 Polar SI9000 或场求解器）计算线宽。以 L1 微带线为例，目标单端 40 Ω，介质厚度 3.5 mil，Dk=4.3，铜厚 0.5 oz+电镀（约 1.5 mil），计算得到线宽约 5.5~6 mil。若目标差分 80 Ω，线宽 5 mil、间距 6 mil 时差分阻抗约 80 Ω，需根据实际叠层微调。
L3 为内层带状线，上下均有参考平面，介质总厚度 8 mil（L2 到 L4），目标 40 Ω 时线宽约 4.5~5 mil。GT 差分 85 Ω 在 L3 上通常取线宽 4 mil、间距 7 mil 左右。这些数值必须用实际叠层参数重新计算，不能直接套用。
示例：L1 微带线单端阻抗计算输入
介质厚度 H = 3.5 mil
介电常数 Dk = 4.3
铜厚 T = 1.5 mil
目标阻抗 Z0 = 40 Ω
计算结果：线宽 W ≈ 5.8 mil
示例：L3 带状线差分阻抗计算输入
介质厚度 H1 = 4 mil（上）
介质厚度 H2 = 4 mil（下）
Dk = 4.3
目标差分阻抗 Zdiff = 85 Ω
计算结果：线宽 W ≈ 4 mil，间距 S ≈ 7 mil五、板材选型
板材选型直接决定损耗与成本。对于 10 Gbps 以下的 DDR 和 PCIe Gen3，普通 FR-4（Dk≈4.3，Df≈0.015~0.02）即可满足。但 Versal 的 GT 通道可达 25 Gbps，PCIe Gen4/Gen5 对损耗敏感，此时应选用中低损耗板材，如 Panasonic Megtron 6（Df≈0.004）或 Isola I-Tera MT40（Df≈0.0035）。
实际选型时可采用“混合叠层”：L1/L3/L6/L8 等高速信号层使用低损耗板材，L4/L5 电源层和 L2/L7 地平面使用普通 FR-4，通过压合工艺组合。这样既保证高速信号损耗可控，又控制整体成本。需要注意的是，混合叠层必须与板厂确认压合可行性和厚度公差，否则阻抗会偏离设计值。
六、叠层检查清单
完成叠层设计后，按以下清单逐项核对，可避免大部分返工：
- 所有高速信号层是否紧邻完整平面？
- DDR 数据组是否在同一层或相邻层，参考平面是否一致？
- GT 通道是否尽量走内层，过孔 stub 是否控制在 15 mil 以内？
- 电源平面分割是否避开高速信号跨分割区域？
- 叠层是否以中心对称，减少翘曲？
- 板厂是否确认混合板材压合可行？
- 阻抗报告是否覆盖所有关键信号层？
叠层设计是 Versal PCB 的“地基”，它决定了后续布线能走多快、信号能有多干净。把叠层、参考平面、阻抗和板材四件事一次做对，后续的 SI 仿真和调试就会顺利得多。