2. SerDes基础

SerDes 是 Serializer（串行器）与 Deserializer（解串器）的合称，是现代高速链路中最核心的物理层技术之一。它的基本使命是：在发送端把芯片内部的多位并行数据转换成一路（或多路）高速串行比特流，经信道传输后，在接收端再恢复成并行数据。112G/224G 时代，单通道速率已进入 PAM4 与超高频领域，理解 SerDes 的基本原理，是后续学习信道、均衡、抖动和误码分析的前提。

一、串行/解串器基本原理

发送方向的核心是串行化。并行数据先进入发送 FIFO，经过编码（如 64b/66b、128b/130b 或 PAM4 映射）后，由高速移位寄存器按位依次输出。发送端通常还包含时钟生成、预加重/去加重或 FFE 均衡，用于补偿信道高频损耗。接收方向则相反：高速串行比特流先经过连续时间线性均衡器（CTLE）、可变增益放大器（VGA）和判决反馈均衡器（DFE），再由时钟数据恢复电路（CDR）采样判决，最后经解串、解码和弹性缓冲恢复为并行数据。

整个链路可以抽象为“并行—串行—信道—串行—并行”的转换过程。关键点在于：串行化把宽总线变成窄高速接口，减少了引脚和封装成本；但代价是单比特时间极短，对时钟抖动、信道损耗和噪声极其敏感。

二、并行与串行接口对比

并行接口在早期系统中很常见：数据位宽大，单比特速率低，对时钟要求相对宽松。但随着速率提升，并行接口遇到两个硬约束：一是引脚和走线数量急剧增加，布线密度和封装成本难以承受；二是多路数据之间的偏斜（skew）必须控制在很小范围内，否则采样窗口会被吃掉。串行接口则把数据集中到少数几对差分线上，用更高的单通道速率换取更少的引脚和更好的抗干扰能力。

三、时钟数据恢复（CDR）

串行链路中，接收端通常不会额外传送一路与数据严格对齐的时钟，而是从数据跳变中提取相位信息，这就是时钟数据恢复。CDR 的核心是一个相位检测器加环路滤波器加压控振荡器（或相位插值器）构成的反馈环路。它不断比较数据跳变沿与本地采样时钟的相位关系，调整采样相位，使采样点落在眼图中央。

CDR 的关键指标包括环路带宽、抖动容限、锁定时间和相位噪声。环路带宽太窄，跟踪不了低频漂移；太宽，又会把高频抖动引入采样时钟。实际调试中，常通过眼图扫描和抖动容限测试来评估 CDR 性能。

四、均衡与编码基础

高速信号经过信道后，高频分量被严重衰减，导致码间干扰（ISI）。均衡的目的就是补偿这种频率相关损耗。发送端常用 FFE（前馈均衡），通过预加重或去加重改变不同比特模式的幅度；接收端常用 CTLE 和 DFE。CTLE 提供高频增益，DFE 则利用已判决的历史比特消除后续码元的 ISI。

编码方面，64b/66b 是高速以太网中常见的线路编码，它把 64 位数据映射为 66 位，加入同步头并保证足够的跳变密度，便于 CDR 提取时钟。PAM4 则用四个电平表示 2 比特，在相同符号率下把速率翻倍，但眼高只有 NRZ 的三分之一，对信噪比和线性度要求更高。

典型 112G PAM4 SerDes 接收链路参数示例：
  CTLE 峰值增益      : 8 ~ 12 dB
  DFE 抽头数         : 5 ~ 15 taps
  CDR 环路带宽       : 2 ~ 8 MHz
  目标误码率 BER     : < 1e-6（配合 FEC）
  编码方式           : 64b/66b + RS-FEC
  调制格式           : PAM4

五、案例与常见误区

某 112G 背板链路在初始调试时误码率偏高，眼图几乎闭合。排查发现：发送端 FFE 预加重设置过强，导致低频分量被过度压制；接收端 CTLE 增益不足，DFE 抽头也没有充分收敛。调整 FFE 与 CTLE 的联合优化后，眼图重新张开，误码率降到目标范围。这个案例说明，均衡不是单点参数，而是发送端与接收端协同优化的结果。

另一个误区是忽视编码与 FEC 的关系。64b/66b 提供跳变密度和同步能力，但并不能纠正大量误码；真正把误码率从 1e-6 降到 1e-15 级别，往往依赖 RS-FEC 等前向纠错机制。因此，理解编码、均衡和 CDR 三者的分工，是掌握 SerDes 链路设计的基础。