1. 课程导入
当单通道速率从 56Gbps PAM4 迈向 112Gbps 乃至 224Gbps，SerDes 链路设计已经从“板级走线优化”演变为横跨芯片、封装、PCB、连接器、线缆与测试仪器的系统工程。本课程的目标，是帮助你把零散的信号完整性知识组织成一条可执行的工程链路：从需求与协议出发，完成通道建模、损耗预算、均衡配置、仿真验证、实测调试与量产一致性控制。
一、核心概念：速率、调制与链路预算
112G/224G 通常指单通道（per lane）的电气速率。为了在有限带宽内传输更高速率，PAM4 成为主流：每个符号携带 2 bit 信息，因此 112Gbps PAM4 的符号率为 56GBd，224Gbps PAM4 的符号率为 112GBd。符号率决定了奈奎斯特频率，也决定了通道损耗、反射与串扰对眼图的伤害程度。
链路预算的核心是“发射端能力 − 通道损耗 − 噪声与串扰 + 均衡增益 ≥ 接收端所需信噪比”。在 112G/224G 中，通道损耗常以 Nyquist 频率处的插入损耗（IL）衡量，例如 112G PAM4 的 Nyquist 为 28GHz，224G PAM4 的 Nyquist 为 56GHz。频率越高，介质损耗、趋肤效应、过孔残桩与连接器阻抗不连续越难控制。
二、方法流程：从需求到量产的五步闭环
链路工程不是单点仿真，而是一个闭环流程。建议按以下五步推进：
- 需求分解：明确速率、调制、FEC 模式、BER 目标、通道数量、功耗与成本约束。
- 通道建模：提取封装、PCB、连接器与线缆的 S 参数，建立 IL、回波损耗、串扰与阻抗模型。
- 均衡配置：根据损耗曲线配置 Tx FIR、Rx CTLE 与 DFE，必要时引入 FEC 与判决反馈。
- 仿真验证：用 IBIS-AMI 或晶体管级模型跑眼图、浴盆曲线与 BER 轮廓，检查裕量。
- 实测调试：用 VNA、示波器、误码仪验证仿真与实测一致性，定位眼图闭合根因。
三、案例场景：数据中心与 AI 集群中的 112G/224G
在数据中心与 AI 集群中，112G/224G SerDes 主要出现在交换机 ASIC 到光模块、GPU 到 GPU、CPU 到加速卡、背板到线卡等场景。以 224G PAM4 为例，若通道在 56GHz 处损耗达到 30dB 以上，仅靠 CTLE 很难打开眼图，通常需要 DFE 与 FEC 协同。此时链路预算、均衡阶数与 FEC 开销必须联合优化。
| 应用场景 | 典型速率 | 关键挑战 | 常用手段 |
|---|---|---|---|
| 交换机到光模块 | 112G PAM4 | 通道损耗、连接器阻抗 | Tx FIR + CTLE + FEC |
| GPU 互联 | 224G PAM4 | 56GHz 损耗、串扰 | DFE + 屏蔽 + 低损耗材料 |
| 背板互连 | 112G/224G | 过孔残桩、反射 | 背钻 + 优化过孔 + 均衡 |
| 线缆直连 | 224G PAM4 | 线缆损耗、夹具效应 | 有源线缆 + 去嵌 |
四、误区与复盘：不要只盯眼图
常见误区包括：只看眼图高度，忽略 BER 与 FEC 后误码；只优化单通道，忽略串扰与电源噪声；只做仿真，不做实测去嵌与夹具校准。复盘时应回到链路预算，逐项核对 Tx 幅度、通道 IL、回波、串扰、均衡增益与 Rx 灵敏度，确认每一项都有实测或仿真支撑。
链路预算检查清单：
1. Tx 输出幅度与预加重是否满足模板？
2. 通道 IL @ Nyquist 是否在预算内？
3. 回波损耗与串扰是否超标？
4. CTLE/DFE 配置是否与损耗曲线匹配？
5. BER 是否满足 FEC 前/后目标？
6. 温度、电压、工艺角是否覆盖？
本课程后续将围绕上述框架展开：从通道建模、均衡算法、仿真方法到实测调试与量产一致性，逐层深入。掌握这条链路，你就能在 112G/224G 项目中做出可预测、可验证、可复制的工程决策。