3. Die、Package与Board的电源分配网络概述

在高速数字系统里，电源分配网络（PDN）从来不是单一层级的对象。芯片内部的 Die PDN、封装内部的 Package PDN 以及 PCB 上的 Board PDN 串联成一条从稳压模块到晶体管沟道的完整供电路径。任何一段阻抗偏高、谐振点错位或去耦不足，都会在另一段被放大成电压噪声。理解三者的角色分工与交互关系，是后续协同仿真的前提。

一、三者的角色分工

Die PDN 位于供电链路的最末端，直接服务于标准单元、I/O 驱动器和时钟网络。它的核心任务是提供高频瞬态电流，响应时间在皮秒到纳秒量级。片上金属层、MIM 电容、深沟槽电容以及片上去耦构成这一级的主要元素。由于芯片面积有限，Die PDN 的电容总量不可能无限增大，因此它必须依赖上层网络在更长时间尺度上补充电荷。

Package PDN 是 Die 与 Board 之间的桥梁。封装基板上的电源平面、过孔阵列、焊球和封装内嵌电容共同构成这一级。它承担中频段（约 1 MHz 至 100 MHz）的阻抗控制任务，同时负责将 Die 的电流需求“翻译”成 Board 可以响应的形式。封装寄生电感往往是这一级最棘手的参数，因为它直接决定中频阻抗峰的位置。

Board PDN 覆盖从 VRM 输出端到封装焊球下方的整个 PCB 区域。它包含大容量电解电容、陶瓷去耦电容、电源平面和过孔。Board PDN 的主要职责是低频段（约 100 kHz 以下）的电荷储备与稳压，同时为封装提供相对干净的输入电源。VRM 的环路带宽、电容的等效串联电感（ESL）以及平面谐振都会显著影响这一级的性能。

二、交互关系：串联阻抗与频段接力

三级 PDN 在电气上表现为串联关系：VRM 输出经过 Board PDN、封装焊球、Package PDN、Die 焊盘，最终到达晶体管。从阻抗角度看，总阻抗是三级阻抗的矢量和。在低频段，Board PDN 的大容量电容主导，阻抗较低；随着频率升高，大电容的 ESL 使其阻抗上升，此时 Package PDN 的内嵌电容和平面电容开始接管；频率进一步升高到百兆赫兹以上，Die PDN 的片上电容成为最后一道防线。

这种“频段接力”要求三级 PDN 的阻抗曲线在交叠区域平滑过渡。如果某一级在交叠频段出现阻抗峰，而相邻级未能及时补位，总阻抗就会在该频点出现尖峰，导致电源噪声超标。例如，封装焊球电感与 Board 去耦电容可能在 5~20 MHz 附近形成并联谐振，若 Package PDN 的电容配置不当，该谐振峰将直接暴露在总阻抗曲线上。

三、协同分析的必要性

传统设计流程中，Die、Package、Board 往往由不同团队分别负责，各自使用独立的仿真模型和验收标准。这种“分段自治”模式在低频、低速场景下尚可接受，但在高速高密度设计中会暴露严重问题：

• 阻抗不匹配：Board 工程师按 50 mΩ 目标设计，Package 工程师按 20 mΩ 设计，但串联后总阻抗在交叠频段可能超过 80 mΩ。
• 谐振点冲突：封装平面谐振与 PCB 平面谐振频率接近时，会形成耦合谐振，噪声被放大。
• 模型边界不一致：Die 模型输出端口定义与 Package 模型输入端口不匹配，导致仿真结果失真。
• 去耦电容重复或缺失：三级各自添加电容，可能在某些频段过度去耦，而在另一些频段出现空白。

协同分析的核心价值在于：把 Die、Package、Board 的 PDN 模型在统一的频域和时域框架下级联求解，得到端到端的阻抗曲线和瞬态噪声波形。只有看到完整的链路响应，才能判断哪一级需要调整、调整多少、调整后对整体有何影响。

四、案例场景：一次中频阻抗峰导致的时序失效

某 16 nm FPGA 设计在首轮流片后出现 DDR4 接口偶发误码。Board PDN 在 8 MHz 附近测得阻抗峰约 65 mΩ，超过目标值 40 mΩ。单独仿真 Board PDN 时，该峰由 VRM 环路带宽与去耦电容 ESL 谐振引起；单独仿真 Package PDN 时，其阻抗在 8 MHz 处约为 25 mΩ，看似正常。但级联仿真后发现，封装焊球电感与 Board 电容在 8 MHz 附近形成并联谐振，总阻抗峰达到 92 mΩ，远超预期。

解决措施是在封装基板上增加一组 100 nF 内嵌电容，将 Package PDN 在 8 MHz 处的阻抗从 25 mΩ 降至 12 mΩ，同时调整 Board 去耦电容的 ESL 布局。级联仿真显示总阻抗峰降至 38 mΩ，误码消失。这个案例说明：只看单级阻抗会严重低估风险，协同级联才能暴露真实问题。

五、三级PDN协同分析要点清单