2. 基础知识
要理解Fan-Out面板级封装（FOPLP）的翘曲、RDL与良率问题，必须先建立一张清晰的“封装地图”：先进封装到底分几类？Fan-Out与Fan-In的本质差别在哪里？面板级（Panel）与晶圆级（Wafer）只是尺寸不同吗？本节把这些基础概念一次讲透，为后续章节的工程分析打下共同语言。
一、先进封装的分类逻辑
先进封装并没有唯一权威的分类法，但工程上最常用的是按“互连是否经过基板”“芯片如何排布”“封装载体形态”三个维度来划分。按互连方式，可分为引线键合（Wire Bond）、倒装焊（Flip Chip）、扇出型（Fan-Out）与2.5D/3D堆叠；按载体形态，可分为晶圆级封装（WLP）与面板级封装（PLP）；按芯片数量，可分为单芯片、多芯片（MCM）与Chiplet异构集成。
其中，晶圆级封装又细分为Fan-In WLP（FIWLP）与Fan-Out WLP（FOWLP）。Fan-Out的核心特征是：芯片先被重新排布（Reconstitution）到载板上，再用环氧塑封料（EMC）包封，最后在塑封体表面制作重布线层（RDL），把芯片的I/O“扇出”到芯片面积之外。这一步“扇出”正是Fan-Out名字的来源，也是它能支持更多I/O、更细线宽的关键。
二、Fan-Out与Fan-In的本质对比
Fan-In与Fan-Out最根本的差别，在于RDL是否超出芯片边缘。Fan-In的RDL完全落在芯片正上方，焊球阵列受芯片面积约束，因此I/O数量有限；Fan-Out则通过塑封重构把芯片“放大”成一个更大的模塑料体，RDL可以在芯片之外继续布线，从而支持数百甚至上千个I/O。
从工艺链看，Fan-In通常只需在晶圆上直接做RDL和凸点；Fan-Out则必须经过芯片切割→重新排布→塑封→载板剥离→RDL→植球等步骤。工序越多，热历史越复杂，翘曲和良率风险也越高。这正是本课程后续要重点解决的工程问题。
一句话记忆：Fan-In是“在芯片上做布线”，Fan-Out是“先把芯片埋进塑封体，再在塑封体上做布线”。
三、面板级与晶圆级的差异
面板级封装（PLP）与晶圆级封装（WLP）最直观的差异是载体形状与面积。晶圆是圆形，常见尺寸为200mm、300mm；面板是矩形，常见尺寸有300mm×300mm、510mm×515mm、600mm×600mm等。矩形面板的面积利用率更高，边缘浪费更少，单次可处理的芯片数量显著增加，从而摊薄单位成本。
但面板级也带来新的挑战：矩形载体的各向异性更明显，长边与短边的热膨胀、应力分布不同；面板尺寸越大，翘曲的绝对量越难控制；设备方面，面板级RDL曝光、涂胶、显影等设备与晶圆级不通用，需要重新开发。下表对比了两者的关键工程参数。
| 对比维度 | 晶圆级 WLP | 面板级 PLP |
|---|---|---|
| 载体形状 | 圆形晶圆 | 矩形面板 |
| 典型尺寸 | 200mm / 300mm | 300×300 ~ 600×600 mm |
| 面积利用率 | 较低（边缘浪费） | 较高 |
| 单位成本 | 较高 | 较低（量产摊薄） |
| 翘曲控制 | 相对成熟 | 难度更大，各向异性明显 |
| 设备通用性 | 与晶圆产线兼容 | 需专用面板设备 |
| 典型应用 | 移动AP、射频、电源 | AI加速器、Chiplet、功率器件 |
四、关键术语与典型应用场景
在后续章节中会反复出现以下术语，建议先建立统一理解：
- RDL（重布线层）：在芯片或塑封体表面制作的金属布线层，用于把芯片焊盘重新分布到目标位置。
- EMC（环氧塑封料）：用于包封芯片的聚合物材料，其固化收缩和热膨胀系数直接影响翘曲。
- Reconstitution（重构）：把切割后的裸芯片按固定间距重新排布到载板上，为后续塑封和RDL做准备。
- Mold Cap / Mold Thickness：芯片顶部塑封料厚度，是翘曲平衡的关键参数。
- Die Shift（芯片偏移）：塑封过程中芯片位置发生偏移，直接影响RDL对位精度和良率。
- Warpage（翘曲）：封装体因材料热膨胀不匹配而产生的弯曲变形，是FOPLP的核心挑战。
- Yield（良率）：合格芯片数与总芯片数之比，受翘曲、偏移、RDL缺陷等多因素影响。
典型应用场景：Fan-Out最初用于手机射频与电源管理芯片，后来扩展到应用处理器（AP）、AI加速器、Chiplet异构集成、汽车雷达与功率模块。面板级Fan-Out尤其适合需要大面积、高I/O密度、成本敏感的AI与高性能计算场景。
五、常见误区与复盘
误区一：把Fan-Out等同于面板级。实际上Fan-Out既可以在晶圆上做（FOWLP），也可以在面板上做（FOPLP），两者是“扇出结构”与“载体形态”两个不同维度。
误区二：认为面板级只是“把晶圆换成矩形”。面板级带来的各向异性应力、大尺寸翘曲、设备不通用等问题，是晶圆级没有或很弱的新挑战，不能简单套用晶圆级经验。
误区三：只关注RDL线宽，忽略塑封与翘曲。在FOPLP中，翘曲会直接导致RDL曝光对位失败、芯片偏移和良率下降。理解材料、结构与工艺的耦合关系，比单纯追求细线宽更重要。
FOPLP 典型工艺流程（简化）：
1. 晶圆减薄 → 2. 切割成裸芯片 → 3. 芯片重构到载板
4. EMC 塑封 → 5. 载板剥离 → 6. RDL 制作
7. 植球 → 8. 切割成单颗封装 → 9. 测试与良率分析
关键控制点：
- 塑封固化收缩率
- 芯片偏移量（Die Shift）
- 面板翘曲量（Warpage）
- RDL 对位精度