1. 课程导入

欢迎进入《Fan-Out面板级封装翘曲、RDL与良率工程》课程。在正式进入工艺细节之前,我们需要先建立一张“全局地图”:这门技术从哪里来、解决什么问题、为什么在近十年快速升温,以及本课程将如何围绕翘曲(Warpage)、重布线层(RDL)与良率工程(Yield Engineering)三条主线展开。

一、什么是 Fan-Out 面板级封装

Fan-Out 封装的核心思想是:把芯片的输入输出(I/O)从芯片本体“扇出”到芯片面积之外的塑封料或介质层上,再通过 RDL 把信号重新分布到更大的焊球阵列。与传统的 Fan-In(扇入)封装不同,Fan-Out 允许在相同芯片面积下布置更多 I/O,同时避免使用昂贵的硅中介层。

当 Fan-Out 的载体从圆形晶圆(Wafer)换成矩形面板(Panel)时,就得到了 Fan-Out Panel-Level Packaging(FO-PLP)。面板尺寸通常为 500mm×500mm、600mm×600mm 甚至更大,相比 300mm 晶圆,单次可排布的封装体数量显著增加,边缘浪费更少,单位成本随之下降。

一句话定义:Fan-Out 面板级封装是在大尺寸矩形载板上,通过塑封、RDL 图形化、植球与切割等工序,把芯片 I/O 扇出到芯片外并形成高密度互连的先进封装技术。

二、技术演进:从晶圆级到面板级

Fan-Out 技术最早由 Infineon 在 2000 年代提出,随后台积电的 InFO 将其推向移动处理器市场。早期 Fan-Out 以晶圆为载体,称为 Fan-Out Wafer-Level Packaging(FO-WLP)。随着封装尺寸增大和 I/O 数量提升,晶圆边缘的圆形浪费和产能瓶颈逐渐显现,面板级封装应运而生。

演进路径可以概括为:Fan-In WLP → Fan-Out WLP → Fan-Out PLP → 多层 RDL 与异质集成。每一步都在追求更高的互连密度、更大的封装尺寸和更低的单位成本。当前 FO-PLP 已应用于射频、电源管理、基带、AI 加速器与 Chiplet 等场景。

Fan-Out 封装技术演进与面板级优势 Fan-In WLP I/O 在芯片内 Fan-Out WLP 晶圆载体 · 扇出 Fan-Out PLP 矩形面板 · 低成本 多层 RDL / Chiplet 高密度 · 异质集成 300mm 晶圆 边缘浪费大 600mm 面板 面积利用率高 面板级核心优势 • 单位成本降低 20%~40% • 单次产出数量大幅提升 • 支持更大封装尺寸 • 适合多层 RDL 集成 核心挑战:翘曲控制 · RDL 良率 · 面板均匀性 · 热机械应力

三、市场驱动力:为什么现在必须学

FO-PLP 的升温并非偶然,而是多重需求叠加的结果。第一,5G、AI 与高性能计算要求芯片拥有更多 I/O 和更高带宽,传统 Fan-In 已无法满足。第二,消费电子对轻薄短小的追求,使封装厚度和面积成为关键指标。第三,Chiplet 与异质集成趋势要求封装具备高密度互连能力,而 RDL 正是实现这一目标的核心工艺。

从成本角度看,面板级封装在单位面积产出上具有天然优势。以 600mm×600mm 面板为例,其面积约为 300mm 晶圆的 5 倍以上,边缘浪费更少,分摊到每个封装体的载板成本显著下降。这也是为什么面板级封装被视为“后摩尔时代”的重要降本路径。

对比维度 Fan-Out WLP Fan-Out PLP
载体形状 圆形晶圆(200/300mm) 矩形面板(500~600mm+)
面积利用率 较低,边缘浪费明显 较高,矩形排布更紧凑
单位成本 较高 较低,规模效应显著
翘曲控制难度 中等 更高,面板尺寸放大应力
RDL 均匀性 较易控制 挑战大,需面板级补偿
典型应用 移动处理器、射频 AI、Chiplet、电源管理

四、课程整体框架与学习目标

本课程共 30 章,围绕三条主线展开:翘曲工程、RDL 工艺与良率提升。三者并非孤立,而是相互耦合:翘曲会改变 RDL 曝光对准精度,RDL 缺陷又直接拉低良率,良率数据反过来指导翘曲与工艺参数优化。

学习目标包括:

  • 理解 FO-PLP 的基本结构、工艺流程与关键材料;
  • 掌握翘曲的成因、测量方法与补偿策略;
  • 熟悉 RDL 的图形化、电镀、蚀刻与检测要点;
  • 建立良率分析思维,能够定位典型缺陷并制定改善方案;
  • 了解面板级封装在 AI、Chiplet 等场景中的工程实践。

学习建议:本课程强调“结构—工艺—数据”的闭环。每学一个工艺步骤,都问自己三个问题:它如何影响翘曲?它如何影响 RDL 质量?它如何反映在良率数据上?

五、常见误区与复盘

初学者常把 Fan-Out 简单理解为“把焊球做大”。实际上,Fan-Out 的关键在于重构互连路径:芯片表面的微凸点通过 RDL 重新分布到更大的区域,这涉及介质层、种子层、电镀铜、蚀刻与钝化等多道工序。另一个误区是忽视翘曲的累积效应——面板级封装中,塑封料与铜、硅的热膨胀系数差异会在多次热循环中不断放大,最终导致对准失败或分层。

复盘提醒:不要等到良率下降才关注翘曲。翘曲是“过程量”,应在每一道热工序后测量并记录,形成趋势数据,才能提前预警。

接下来,我们将从 Fan-Out 面板级封装的基本结构入手,逐步深入翘曲、RDL 与良率工程的具体方法。请带着“结构—工艺—数据”的视角,开始本课程的学习。