3. 先进封装基础

在摩尔定律逐渐逼近物理极限的背景下，先进封装成为延续芯片性能提升的关键路径。它不再只是把芯片“包起来”，而是通过硅中介层、硅通孔、重布线层和微凸点等结构，在封装内部构建高密度互连网络，让多个芯粒像一颗大芯片一样协同工作。对薄膜沉积工艺而言，这意味着从传统的晶圆级钝化，扩展到深孔填充、精细线路金属化、界面阻挡与润湿层控制等更复杂的场景。

核心结构：从2.5D到3D的互连层级

2.5D封装通常以硅中介层（Interposer）为承载平台，芯片通过微凸点倒装在Interposer上，Interposer再通过TSV连接下方基板。它的核心特征是“芯片并排、中介层转接”，互连密度远高于传统基板，但芯片本身不堆叠。3D封装则进一步把芯片或晶圆垂直堆叠，通过TSV直接贯穿硅体实现层间互连，路径更短、带宽更高、功耗更低，但对散热、应力控制和TSV工艺要求更严苛。

Chiplet是2.5D/3D封装的重要驱动力。它把大芯片拆分为多个功能芯粒，如计算、I/O、存储等，再通过先进封装重新集成。这样既能提升良率，又能灵活组合不同工艺节点。Chiplet之间的通信依赖高密度RDL和微凸点，而供电与接地则常借助TSV和背面金属层完成。

关键概念与薄膜沉积需求

TSV是3D封装的核心。它是在硅片上刻蚀出深孔，再依次沉积绝缘层、阻挡层和种子层，最后电镀铜填充。深孔内壁的薄膜必须连续、致密、厚度均匀，否则会出现漏电、空洞或电镀缺陷。常用阻挡层为Ta/TaN或Ti/TiN，种子层为Cu，沉积方式以PVD和ALD为主。对于高深宽比TSV，ALD的保形性优势明显，但成本更高。

RDL是重布线层，用于把芯片焊盘重新分布到更宽松的间距，或实现芯粒之间的高密度互连。RDL通常由聚合物介电层和铜线路交替堆叠而成。铜线路需要Ti或Ta基阻挡层与Cu种子层，沉积在聚合物表面时要注意附着力与热应力匹配。线宽越细，对种子层连续性和表面粗糙度的要求越高。

微凸点位于芯片与基板或芯片与芯片之间，尺寸通常在10～50μm。它由UBM（Under Bump Metallization）和焊料组成。UBM常用TiW/Cu或Ni/Au，起到润湿、阻挡和附着作用。薄膜沉积需要控制厚度均匀性和界面清洁度，否则会导致焊料铺展不良或金属间化合物过度生长。

方法流程：从结构到工艺的映射

先进封装的薄膜沉积流程通常遵循“先绝缘、再阻挡、后种子、再填充”的顺序。以TSV为例：首先沉积SiO₂绝缘层，隔离铜与硅；然后沉积Ta/TaN阻挡层，防止铜扩散；接着沉积Cu种子层，为电镀提供导电基础；最后电镀铜填充并退火。每一步的薄膜质量都会影响最终互连的可靠性。

TSV 典型薄膜沉积序列：
1. 深孔刻蚀 → 2. SiO₂ 绝缘层 (PECVD/ALD)
3. Ta/TaN 阻挡层 (ALD/PVD) → 4. Cu 种子层 (PVD)
5. 电镀铜填充 → 6. CMP 平坦化 → 7. 退火

对于RDL，流程则变为：聚合物介电层涂覆与固化 → 种子层沉积 → 光刻与电镀铜 → 去除种子层 → 下一层介电层。这里的关键是种子层在聚合物表面的附着力，以及电镀时电流分布的均匀性。

案例与场景：Chiplet互连中的薄膜挑战

假设一个Chiplet设计包含计算芯粒和I/O芯粒，两者通过硅中介层上的RDL互连。计算芯粒的焊盘间距为40μm，I/O芯粒为55μm，需要通过RDL重新分布到中介层上的微凸点阵列。此时，RDL线宽可能只有1.5μm，种子层厚度需控制在50～100nm。如果种子层过薄，电镀时会出现断线；如果过厚，则侧壁刻蚀困难，导致线路短路。

常见误区与复盘

• 误区一：只关注填充，忽视阻挡层。铜在硅中扩散极快，阻挡层一旦不连续，器件会迅速失效。深孔中ALD比PVD更适合，但需平衡产能与成本。
• 误区二：RDL种子层越厚越好。过厚的种子层会增加侧壁刻蚀难度，导致线路短路或漏电。应根据线宽和深宽比优化厚度。
• 误区三：微凸点UBM沉积后不检查界面。界面污染或氧化会显著降低焊料润湿性，造成虚焊。沉积后应尽快进入电镀或回流工序。
• 误区四：忽略热应力匹配。不同材料的热膨胀系数差异会在温度循环中产生应力，导致薄膜开裂或分层。选材时需考虑CTE匹配与退火工艺。

理解2.5D/3D封装、Chiplet、TSV、RDL和微凸点的结构关系，是掌握薄膜沉积需求的前提。只有把“结构—材料—工艺—指标”串联起来，才能在项目整合中做出正确的工艺选择与问题定位。