2. GAA器件基础

当工艺节点推进到3nm及以下，FinFET的鳍片高度与间距已逼近物理极限，栅极对沟道的静电控制开始明显衰减。环绕栅极晶体管（Gate-All-Around，GAA）通过让栅极材料从四周包裹沟道，把控制面从FinFET的“三面”扩展到“四面”，成为延续摩尔定律的关键器件结构。对薄膜沉积而言，GAA不只是“换一种晶体管”，而是把沉积工艺从平面覆盖推向三维保形、超薄、高选择性的全新维度。

一、结构演进：从平面到环绕

MOSFET的演进主线，是栅极对沟道控制能力的持续增强。平面晶体管只有沟道上方一个控制面；FinFET把沟道立起来，形成三面栅；GAA则进一步把沟道做成纳米片（Nanosheet）或纳米线（Nanowire），让栅极完全包围沟道。以纳米片GAA为例，其典型结构由下至上包括：衬底、隔离层、多层Si/SiGe超晶格、内侧隔离（Inner Spacer）、高k金属栅（HKMG）、源漏外延与接触。其中SiGe层在工艺中作为牺牲层被选择性刻蚀去除，释放出悬空的Si纳米片，随后由栅极介质与金属栅填充环绕。

二、关键尺寸：决定性能与工艺窗口的几何参数

GAA器件的电学性能与工艺难度，几乎都由一组关键尺寸（Critical Dimension, CD）决定。这些尺寸不仅定义器件性能，也直接决定薄膜沉积的厚度预算与保形性要求。

三、性能优势：为什么必须走向GAA

• 更强的静电控制：四面环绕使栅极对沟道电势的控制能力显著增强，短沟道效应（SCE）和漏致势垒降低（DIBL）明显改善。
• 更低的亚阈值摆幅：理想情况下SS可接近60 mV/dec，关态漏电更小，有利于低功耗设计。
• 沟道宽度可调：通过增减纳米片数量或调整片宽，可灵活调节有效沟道宽度，实现性能与功耗的平衡。
• 更高的集成密度：纳米片堆叠使单位面积驱动电流提升，为3nm以下节点提供可扩展路径。

四、对薄膜沉积的新要求：从覆盖到填充

GAA结构把薄膜沉积推向了新的技术极限。传统平面工艺中，沉积只需关注厚度与均匀性；而在GAA中，薄膜必须在悬空纳米片之间、片与片之间的狭窄间隙内完成保形覆盖与无空洞填充。具体而言，新要求集中在以下四个方面：

1. 超高保形性：在深宽比大于5:1的片间间隙中，高k介质与功函数金属的侧壁覆盖率需达到90%以上，避免底部覆盖不足导致漏电或阈值漂移。
2. 原子级厚度控制：EOT已进入亚纳米区间，ALD每循环生长量约0.05～0.1 nm，要求前驱体脉冲、吹扫与温度窗口高度稳定。
3. 无空洞间隙填充：金属栅填充需在8～12 nm间隙内实现无缝、无空洞，否则会引入寄生电阻与可靠性隐患。
4. 高选择性与低损伤：内侧隔离沉积与回刻需在Si、SiGe、SiO₂之间实现高选择比，同时避免等离子体对超薄纳米片的损伤。

五、案例与复盘：一次片间空洞导致的阈值漂移

某研发线在GAA纳米片器件试产中发现，同一晶圆上不同位置的阈值电压（Vt）出现约40 mV的漂移，且漂移与纳米片堆叠区域高度相关。切片分析显示，片间间隙底部存在微小空洞，导致金属栅未能完全填充，等效栅极功函数在局部发生偏移。

失效现象：Vt漂移 40 mV，片间底部空洞
根因分析：
  1. ALD TiN功函数金属在片间底部覆盖率不足（约72%）
  2. 前驱体脉冲时间偏短，深宽比间隙内反应不完全
  3. 后续退火使未完全反应的薄膜发生局部致密化差异
改善措施：
  1. 延长TiN ALD脉冲时间 30%，增加吹扫周期
  2. 优化腔体压力与温度窗口，提升深宽比内扩散效率
  3. 引入选择性沉积内侧隔离，缩小需填充间隙
结果：Vt漂移收敛至 8 mV 以内，片间空洞率降至 0.1% 以下

综上，GAA器件的基础可以概括为：以四面环绕的几何结构换取更强的静电控制，以纳米片堆叠换取更高的集成密度，同时把薄膜沉积从“平面覆盖”推向“三维保形填充”。理解这一转变，是后续工艺整合与设备选型的起点。