3. 选择性外延基础
选择性外延（Selective Epitaxy）是GAA器件源漏工程的核心工艺之一。它要求在暴露的硅/锗/碳窗口内实现单晶外延，而在介质掩膜（SiO₂、SiN、Low-k）上完全不发生沉积或仅形成可忽略的岛状物。理解这一过程，需要同时把握热力学驱动力、动力学路径以及不同材料体系在成核与生长上的差异。
一、热力学与动力学：外延生长的双重控制
外延生长的热力学决定“能不能长”，动力学决定“长得多快、长成什么样”。
从热力学看，前驱体在气相中的分压与衬底表面的化学势差是根本驱动力。以SiH₄或SiH₂Cl₂为例，气相分解产生的Si原子在表面吸附后，若衬底表面自由能低于气相化学势，则沉积有利。选择性外延的关键在于：介质表面（如SiO₂）的成核势垒远高于单晶Si表面，因此即使热力学上Si在两种表面都可能沉积，动力学上介质表面的成核速率极低，从而形成“选择性”。
从动力学看，表面反应速率、吸附原子扩散长度、解吸速率共同决定生长模式。典型参数包括：
- 温度：低温（500–650℃）抑制气相成核，提高选择性；高温（700–850℃）提升生长速率但易在介质上成核。
- 压力：减压外延（RPCVD，10–100 Torr）降低气相成核概率，常优于常压。
- 氯含量：SiH₂Cl₂、SiHCl₃中的Cl可刻蚀介质上的Si核，增强选择性。
- H₂载气：抑制氧化，维持表面清洁。
二、选择性成核机制：从表面能到原子台阶
选择性成核的本质是不同表面的成核势垒差异。单晶Si表面存在悬挂键和原子台阶，吸附原子易沿台阶并入晶格；而SiO₂表面为无定形网络，悬挂键密度低且方向随机，吸附原子难以形成稳定晶核。若气相过饱和度太高或温度太低，吸附原子在介质表面聚集形成临界核，就会产生多晶Si或Si岛，导致选择性失效。
工程上常通过以下手段扩大选择性窗口：
- 降低过饱和度：降低前驱体分压或提高温度，使介质表面成核速率指数下降。
- 引入刻蚀剂：HCl、Cl₂在生长过程中优先刻蚀介质上的弱键合Si核。
- 表面预处理：HF清洗去除自然氧化层，但需避免过度粗糙化介质表面。
- 两步生长：先低温成核抑制介质成核，再升温提升单晶生长速率。
下图展示了选择性外延中单晶窗口与介质掩膜上的成核差异，以及温度/氯含量对选择性窗口的影响。
三、材料体系：Si、SiGe、SiC的特性与适用场景
不同源漏材料对应不同的应力工程目标与器件需求。下表对比了三种典型体系的关键参数与适用场景。
| 材料体系 | 晶格常数 (Å) | 与Si应变 | 典型前驱体 | 生长温度 | 适用场景 |
|---|---|---|---|---|---|
| Si | 5.431 | 无（参考） | SiH₄, SiH₂Cl₂ | 550–750℃ | NMOS源漏、通道应力中性层 |
| SiGe | 5.658 (Ge) | 压应变（对Si） | SiH₄ + GeH₄ | 500–650℃ | PMOS源漏、提升空穴迁移率 |
| SiC | 4.359 (3C-SiC) | 张应变（对Si） | SiH₄ + CH₃SiH₃ | 600–800℃ | NMOS源漏、提升电子迁移率 |
SiGe中Ge含量越高，晶格失配越大，压应变越强，但临界厚度越小。通常PMOS源漏采用20%–30% Ge，并在外延后通过退火控制缺陷。SiC则因C原子半径小，引入张应变，适合NMOS。SiC外延温度较高，需注意与介质掩膜的兼容性。
四、案例与误区复盘
案例：某GAA PMOS源漏采用SiGe选择性外延，目标Ge 25%，厚度20 nm。初始工艺在SiO₂掩膜上出现大量SiGe岛，导致源漏短路。排查发现：生长温度650℃、SiH₂Cl₂流量偏低、GeH₄分压过高。调整后：温度降至600℃，增加HCl流量，降低GeH₄分压，介质上成核密度下降两个数量级，选择性恢复。
常见误区：
- 只关注单晶生长速率，忽略介质成核。选择性是比值问题，介质成核速率哪怕很低，长时间生长也会累积。
- 认为温度越低越好。过低温度导致结晶质量差、缺陷多，且前驱体分解不完全。
- 忽略表面预处理。介质表面残留的Si颗粒或金属污染会成为成核中心。
- SiC外延照搬SiGe工艺。SiC需要更高温度和C源，且Cl刻蚀效果不同，需重新优化窗口。
总结来说，选择性外延是热力学驱动力与动力学路径的博弈。单晶窗口提供低势垒成核位点，介质掩膜依靠高势垒和刻蚀剂抑制成核。Si、SiGe、SiC分别对应不同的应变类型与器件需求，工艺参数需围绕“扩大选择性窗口”这一目标进行系统优化。