1. 课程导入
当逻辑工艺从FinFET迈入纳米片（Nanosheet）与纳米线（Nanowire）时代，栅极对沟道的控制方式发生了根本变化：栅极从三面包裹变为四面包裹，沟道由“鳍”变为多层水平薄片。这一结构跃迁让短沟道效应、驱动电流与功耗之间的平衡重新洗牌，也让源漏选择性外延（Selective Epitaxy，SEG）与应力工程从“配角”走向“主角”。本课程围绕GAA源漏选择性外延与应力工程展开，目标是让学员既能理解物理机制，又能掌握工艺整合与器件性能之间的联动关系。
一、从FinFET到GAA：为什么源漏外延变得如此关键
FinFET时代，源漏外延主要用于降低接触电阻和引入应力。进入GAA后，沟道被释放为悬空纳米片，源漏区域不再是简单的“鳍延伸”，而是需要在极小的三维空间内完成选择性生长、掺杂激活与应力注入。源漏外延的质量直接决定：
- 接触电阻：外延层与金属硅化物之间的界面质量影响寄生电阻；
- 沟道应力：SiGe或SiC外延对沟道施加的应力改变载流子迁移率；
- 器件一致性：纳米片间距小，外延横向与纵向生长速率必须精确控制；
- 良率与可靠性：缺陷、空洞、掺杂偏析都会在后续热预算中放大。
核心判断：在GAA节点，源漏选择性外延不是“可选项”，而是决定器件性能与工艺窗口的“战略模块”。
二、核心原理：选择性外延与应力工程的物理基础
选择性外延的本质是“在介质上不生长、在硅/锗表面上生长”。其驱动力来自前驱体在半导体表面的化学吸附与分解，而介质表面（如SiO₂、SiN）缺乏成核位点，因此需要精确控制温度、压力、气体流量与表面预处理。应力工程则利用晶格失配：SiGe的晶格常数大于Si，在源漏区域生长SiGe会对沟道产生压应力，提升PMOS空穴迁移率；SiC或Si:P则对NMOS沟道产生张应力，提升电子迁移率。
典型GAA源漏外延工艺窗口（示意）：
温度：550–700 °C
压力：10–100 Torr
前驱体：SiH₄ / Si₂H₆ + GeH₄ + HCl
掺杂气体：B₂H₆（PMOS）、PH₃（NMOS）
选择性：HCl抑制介质成核，Si/Ge表面优先生长在GAA中，纳米片释放后，源漏区域呈“桥接”结构，外延需要从纳米片端面横向生长并合并。若生长速率各向异性控制不当，会出现空洞或合并不良，导致接触电阻飙升。因此，工艺整合必须同时考虑：外延厚度、Ge浓度梯度、掺杂分布、缺陷密度与后续热预算。
三、方法流程：从外延到器件性能的工艺整合链路
GAA源漏外延与应力工程的工艺整合通常遵循以下链路：
- 纳米片释放与表面预处理：去除牺牲层，暴露Si/Ge表面，确保无残留氧化物；
- 选择性外延生长：在源漏区域生长SiGe（PMOS）或SiC/Si:P（NMOS），控制Ge浓度与厚度；
- 原位掺杂：在生长过程中通入B₂H₆或PH₃，形成高浓度掺杂以降低接触电阻；
- 退火与激活：通过尖峰退火或激光退火激活掺杂，同时控制应力松弛；
- 金属硅化物形成：NiSi或TiSi₂降低接触电阻；
- 器件电性测试：提取Vt、Ion/Ioff、SS、DIBL等参数，反馈工艺窗口。
| 工艺步骤 | 关键参数 | 对器件性能的影响 | 常见风险 |
|---|---|---|---|
| 表面预处理 | HF浓度、温度、时间 | 影响成核均匀性 | 残留氧化物导致空洞 |
| 选择性外延 | 温度、压力、HCl流量 | 决定应力大小与缺陷密度 | 介质上成核、合并不良 |
| 原位掺杂 | B₂H₆/PH₃流量比 | 降低接触电阻 | 掺杂偏析、激活率低 |
| 退火激活 | 温度、时间、升降温速率 | 激活掺杂、修复缺陷 | 应力松弛、扩散过度 |
| 硅化物 | Ni/Ti厚度、退火温度 | 降低接触电阻 | 硅化物穿透、界面粗糙 |
四、案例与场景：PMOS SiGe源漏外延的应力增益与陷阱
以某先进节点PMOS为例，源漏区域生长Si₁₋ₓGeₓ（x≈0.25–0.35），对沟道施加压应力，空穴迁移率可提升20%–40%。但实际工艺中常遇到以下问题：
- Ge浓度过高：导致晶格失配位错，应力反而松弛，Ion下降；
- 外延合并不良：纳米片间距小，横向生长过快会在片间形成空洞，接触电阻升高；
- 掺杂偏析：B在SiGe中扩散快，退火后浓度分布展宽，降低有效掺杂；
- 热预算冲突：后续工艺温度过高，导致应力松弛和掺杂再分布。
实战建议：在GAA源漏外延中，优先保证“选择性”与“合并质量”，再优化Ge浓度与掺杂。应力增益必须建立在低缺陷密度的基础上，否则应力会被位错“吃掉”。
五、常见误区与复盘
误区一：只关注Ge浓度，忽略外延厚度与形状。在GAA中，外延层的横向与纵向尺寸直接影响应力传递效率。厚度不足，应力注入不够；厚度过大，则可能引起片间桥接或空洞。
误区二：把应力工程等同于“加Ge”。应力工程还包括SiC、Si:P、以及后续的应力记忆技术（SMT）和接触刻蚀停止层（CESL）。在GAA中，多种应力源需要协同设计。
误区三：忽略热预算的累积效应。每一次退火都会让应力部分松弛、掺杂扩散。工艺整合必须从全局热预算出发，而不是单步优化。
复盘要点：GAA源漏选择性外延与应力工程的核心矛盾是“应力增益”与“缺陷控制”之间的权衡。任何单参数优化都必须放在器件电性数据中验证，不能只看外延形貌。
六、课程学习目标与整体知识框架
通过本课程，学员将掌握：
- GAA器件结构演进与源漏外延的物理机制；
- 选择性外延的工艺窗口、前驱体选择与选择性控制方法；
- SiGe/SiC应力工程的设计原则与器件性能关联；
- 原位掺杂、退火激活与硅化物形成的整合逻辑；
- 常见缺陷、电性异常与工艺排障方法；
- 先进节点中源漏外延与应力工程的未来趋势。