2. GAA器件基础

进入3nm及以下技术节点后，FinFET的鳍片高度与间距已逼近光刻与刻蚀的物理极限，栅极对沟道的静电控制开始“力不从心”。全环绕栅极（Gate-All-Around，GAA）器件正是在这一背景下成为主流选择：它把沟道从“被三面围住的鳍”变成“被四面围住的纳米片或纳米线”，让栅极电场从各个方向包裹沟道，从而在更小的栅长下依然保持优异的开关特性。理解GAA，必须同时看清它的结构形态、静电原理、与FinFET的差异，以及源漏区承担的电学与力学双重角色。

一、纳米片与纳米线：沟道形态的两种选择

GAA器件的沟道通常由一层或多层被释放出来的半导体薄片构成。按截面尺寸和宽高比，可分为两类：

• 纳米线（Nanowire）：截面接近方形或圆形，宽度与高度相当，通常在5～10nm量级。栅极包裹最均匀，静电控制最强，但有效沟道宽度小，驱动电流受限。
• 纳米片（Nanosheet）：截面呈扁矩形，宽度明显大于高度（如宽度15～50nm、厚度4～7nm）。它通过“片宽”来增加有效沟道宽度，从而提升驱动电流，同时仍保持四面环绕的栅极控制。

在先进逻辑工艺中，纳米片是主流路线，因为它能在静电控制与驱动电流之间取得更好的平衡。多层纳米片垂直堆叠（通常2～4层），各层之间由内墙隔离，栅极材料填入层间空隙，形成真正的全环绕结构。

二、环绕栅极的工作原理：静电控制的本质

MOSFET的核心任务是：用栅极电压控制沟道中的载流子浓度，从而控制源漏之间的电流。栅极对沟道的控制能力，取决于栅极电场能“覆盖”多少沟道表面。FinFET的栅极覆盖鳍的三个面，而GAA的栅极覆盖沟道的四个面，甚至包括底部，因此控制效率更高。

从静电学角度看，GAA的优势体现在两个关键参数上：

• 自然长度λ：描述栅极电场向沟道内部衰减的特征长度。λ越小，短沟道效应越弱。GAA的λ约为FinFET的60%～70%，意味着在相同栅长下，GAA的漏致势垒降低（DIBL）更小。
• 亚阈值摆幅SS：理想值为60mV/dec。GAA器件在短沟道下仍能保持接近理想值的SS，而FinFET在栅长缩短时SS会明显退化。

三、与FinFET的关键差异

FinFET与GAA并非简单的“多包一面”，而是在结构、工艺和电学特性上存在系统性差异。下表从多个维度进行对比：

对比维度	FinFET	GAA（纳米片）
栅极覆盖	三面（鳍顶+两侧）	四面（全环绕）
沟道形态	垂直鳍片	水平堆叠纳米片
有效宽度调节	靠鳍数量与高度	靠片宽与堆叠层数
短沟道控制	栅长<16nm后明显退化	栅长<12nm仍保持良好
关键工艺	鳍刻蚀、栅极替代	超晶格外延、沟道释放、内墙隔离
源漏外延	鳍上选择性外延	纳米片两端选择性外延，需保形性
应力工程	鳍内应力传递	片间应力耦合，更复杂

从工艺整合角度看，GAA最大的挑战在于沟道释放：需要选择性刻蚀掉SiGe牺牲层，只留下Si纳米片，同时不能损伤纳米片本身。这要求极高的刻蚀选择比和精确的终点控制。此外，内墙隔离（inner spacer）用于隔离栅极与源漏，防止漏电，也是GAA特有的关键模块。

四、源漏区在器件中的电学与力学角色

源漏区在GAA中不仅是“电流进出通道”，还承担着应力源和接触界面的双重角色。

电学角色：源漏区通过重掺杂降低接触电阻，同时与沟道形成PN结。在GAA中，源漏外延需要从纳米片两端横向生长，并填充片间空隙。如果外延填充不充分，会导致接触面积不足、电阻升高；如果过度生长，则可能引起片间桥连，造成短路。

力学角色：源漏外延层（如SiGe或SiC）的晶格常数与Si沟道不同，会在沟道中引入单轴应力。对NMOS，通常用SiC产生拉应力，提升电子迁移率；对PMOS，用SiGe产生压应力，提升空穴迁移率。在GAA中，应力不仅沿沟道方向传递，还会通过堆叠片之间的耦合影响各层应力分布，因此应力工程比FinFET更复杂。

典型GAA源漏外延参数窗口（示例）：
- 外延温度：600℃
- SiGe Ge浓度：30%
- 原位B掺杂：5E20 cm⁻³
- 外延厚度：8～12nm（片间填充）
- 应力目标：PMOS沟道压应力 > 1.5 GPa

五、常见误区与复盘

复盘来看，GAA器件的核心逻辑是：用四面环绕的栅极换取更强的静电控制，用纳米片宽度和堆叠层数换取驱动电流，用源漏外延同时实现低接触电阻和沟道应力。这三者相互制约，任何一方的优化都不能以牺牲另外两方为代价。理解这一平衡关系，是后续学习选择性外延与应力工程的基础。