3. GAA纳米片器件核心概念

当逻辑工艺从FinFET走向GAA（Gate-All-Around，全环绕栅极）时，最根本的变化不是“把鳍片竖起来”或“把栅极包得更紧”，而是沟道从“被三面控制的鳍”变成“被四面控制的薄片/线”。这一步改变直接决定了短沟道效应、驱动电流、阈值电压可调空间以及后续CFET与背面供电的整合难度。理解GAA，必须从沟道结构、静电控制、阈值调控、尺寸设计和工艺挑战五个维度同时切入。

一、纳米片与纳米线：沟道形态的两种基本选择

GAA器件的沟道通常以“纳米片”（Nanosheet）或“纳米线”（Nanowire）形式存在。纳米片是宽而薄的矩形截面沟道，宽度可大于厚度，便于通过宽度设计获得更大的有效沟道宽度；纳米线则接近圆形或方形小截面，宽度与厚度接近，静电控制更理想，但驱动电流提升空间受限。在先进逻辑中，纳米片因兼顾静电控制与电流能力，成为主流路线。

从结构上看，GAA沟道由多层堆叠的Si/SiGe超晶格经过选择性刻蚀形成。SiGe牺牲层被去除后，剩余的Si薄片悬空，栅极介质与金属栅从四周包裹每一层薄片。因此，一个GAA晶体管可以看作“多个并联的薄片沟道”，其总有效宽度由片数、单片宽度和厚度共同决定。

二、全环绕栅极的静电控制优势

FinFET的栅极只覆盖鳍的三个面，沟道底部仍与衬底相连，导致亚阈值区存在“底部泄漏路径”。GAA将栅极延伸到沟道四周，使沟道电势几乎完全由栅极决定，从而带来三项直接收益：

• 亚阈值摆幅（SS）更接近60 mV/dec：栅极对沟道电势的控制效率更高，关态电流更小。
• DIBL（漏致势垒降低）显著降低：漏端电场对源端势垒的影响被四面栅极屏蔽，短沟道器件仍能保持高阈值稳定性。
• 沟道厚度可继续微缩：在FinFET中鳍宽缩小会同时降低驱动电流，而GAA可通过增加片数补偿，使“缩厚度”与“保电流”不再直接冲突。

三、阈值电压调控：从“单一功函数”到“多参数协同”

阈值电压（Vt）决定晶体管何时开启。在GAA中，Vt调控不再只依赖金属栅功函数，而是由多个参数共同决定：

调控参数	作用方向	典型影响
金属栅功函数	直接改变平带电压	功函数越高，Vt越高；多阈值方案靠此实现
沟道厚度（Tsi）	越薄，量子限制越强	薄片使Vt上升，同时增强静电控制
沟道宽度（Wsi）	影响有效宽度与应力	宽度变化会改变驱动电流，对Vt影响相对温和
栅介质厚度/EOT	改变栅极电容	EOT越小，栅控越强，Vt可调范围扩大
片数与堆叠方式	改变并联沟道总量	主要影响电流，对Vt影响需结合工艺均匀性评估

实际工艺中，多阈值电压（Multi-Vt）通常通过“金属栅功函数调节+偶极掺杂+沟道厚度微调”组合实现。GAA的挑战在于：片厚仅几纳米，任何1Å的厚度波动都会造成Vt漂移，因此对刻蚀与沉积均匀性要求极高。

四、沟道厚度与宽度设计：电流与静电的折中

GAA纳米片的设计空间由三个几何参数主导：片厚（Tsi）、片宽（Wsi）和片间距（Ssheet）。片厚越薄，静电控制越好，但载流子迁移率会因量子限制和表面散射下降；片宽越大，驱动电流越高，但过宽会削弱栅极对沟道中心的控制，导致SS退化。因此，设计上通常采用“薄片厚+适中片宽+多层堆叠”的组合。

典型GAA纳米片设计参数范围（示意）：
Tsi（片厚）      : 4 ~ 7 nm
Wsi（片宽）      : 15 ~ 50 nm
片间距           : 8 ~ 12 nm
堆叠片数         : 2 ~ 4 层
EOT              : 0.7 ~ 1.0 nm
SS目标           : < 70 mV/dec
DIBL目标         : < 30 mV/V

需要强调的是，片宽并非越大越好。当Wsi超过一定值后，栅极对薄片中心区域的电场控制减弱，等效于“中间区域未被完全环绕”，SS和DIBL会明显恶化。因此，先进节点倾向于在保证电流的前提下，将Wsi控制在使静电控制仍占主导的范围内。

五、与FinFET的性能对比

从FinFET到GAA，性能提升并非单一维度，而是“静电控制、电流密度、面积效率、工艺复杂度”的重新平衡。下表给出典型对比：

对比维度	FinFET	GAA纳米片
栅极覆盖	三面	四面全环绕
短沟道控制	较好，但底部存在泄漏	更优，SS与DIBL显著改善
有效宽度调节	靠鳍数量与鳍高	靠片数、片宽、片厚
驱动电流	受鳍高限制	可通过堆叠片数提升
工艺复杂度	相对成熟	超晶格刻蚀、内墙隔离、薄片释放难度高
与CFET兼容性	有限	天然适合垂直堆叠CFET

六、关键工艺挑战概述

GAA的工艺难点集中在“如何把多层薄片做得又薄又均匀，并且让栅极完整包裹每一层”。主要挑战包括：

1. Si/SiGe超晶格外延与刻蚀：需要精确控制SiGe牺牲层与Si沟道层的厚度，刻蚀选择比不足会导致片厚不均。
2. 薄片释放与支撑：去除SiGe后，悬空薄片容易弯曲或塌陷，需要内墙（Inner Spacer）和支撑结构。
3. 栅极填充：片间距仅几纳米，金属栅与高K介质必须无空洞地填入每一层间隙。
4. 源漏外延：在悬空薄片两端进行选择性外延，接触电阻与应力控制难度大。
5. Vt均匀性：片厚波动1Å即可造成数十mV的Vt漂移，对工艺窗口要求极严。