2. 半导体器件与工艺基础回顾

在进入 GAA、CFET 与背面供电的整合讨论之前，必须先把“地基”打牢：MOSFET 如何导通、短沟道效应为何出现、FinFET 解决了什么又留下了什么、工艺节点命名与关键尺寸之间是什么关系，以及逻辑工艺从衬底到金属互连的基本流程。这些概念会反复出现在后续的工艺整合决策中。

一、MOSFET 工作原理：从电场到沟道

MOSFET 的核心是一个由栅极电压控制的开关。以 NMOS 为例，当栅极电压 V_GS 超过阈值电压 V_TH 时，栅极通过栅氧在硅表面形成垂直电场，吸引电子并在源漏之间形成反型沟道，器件导通。漏极电流 I_DS 由栅极过驱动电压 (V_GS − V_TH) 和漏极电压共同决定。

理想情况下，栅极完全控制沟道电势。但实际器件中，源漏也会通过耗尽层影响沟道电势，这就是“短沟道效应”的根源。理解这一点，是理解 FinFET、GAA 为何要不断加强对沟道控制的关键。

二、短沟道效应：器件缩小的代价

当沟道长度 L 缩短到与源漏耗尽区宽度可比时，会出现一系列问题：

• V_TH 滚降：短沟道器件的阈值电压随 L 减小而下降，导致关态电流增大。
• 漏致势垒降低（DIBL）：漏极电压升高会降低源端势垒，使器件在关态下也容易导通。
• 亚阈值摆幅退化：SS 变大，栅极电压对电流的调制效率下降。
• 穿通效应：源漏耗尽区在衬底中直接相连，栅极失去控制。

这些效应的本质是：栅极对沟道的静电控制被源漏“抢走”了一部分。要恢复控制，就必须增加栅极与沟道的耦合面积，或者让沟道更薄、更被栅极包围。

三、FinFET 结构优势与局限

FinFET 把平面沟道立起来，形成“鳍”，栅极从三面包围鳍。这样在相同占位面积下，栅极与沟道的耦合面积大幅增加，短沟道效应明显改善，V_TH 滚降和 DIBL 得到抑制，器件可以在更低电压下工作。

但 FinFET 也有局限。随着工艺继续微缩，鳍宽和鳍间距逼近极限，继续减薄鳍会带来迁移率退化和工艺波动。更重要的是，栅极只能三面包围，底部仍有衬底漏电路径。当技术节点推进到 3nm 及以下，FinFET 的控制能力开始捉襟见肘，GAA 因此登场。

_TH 越稳定，关态漏电越小，但工艺复杂度越高。

四、工艺节点命名与关键尺寸

“5nm”“3nm”并不是某个具体物理尺寸，而是营销与技术代际的标签。真正决定器件性能的是关键尺寸，例如栅极长度 L_g、鳍宽 W_fin、鳍间距、接触栅间距 CPP、金属间距 M1 pitch 等。随着节点推进，这些尺寸不断缩小，但缩小的速度并不一致，导致设计规则和工艺整合难度急剧上升。

节点标签	典型栅长 Lg	器件结构	关键挑战
28nm	~25nm	平面 MOSFET	短沟道效应控制
16/14nm	~20nm	FinFET 引入	鳍形成与栅极三面覆盖
7nm	~12nm	FinFET 成熟	鳍间距缩小、寄生电容
3nm	~10nm	GAA 纳米片	沟道释放、内 spacer
2nm 及以下	<10nm	GAA / CFET	垂直堆叠、背面供电

五、逻辑工艺集成基本流程：前道、中道、后道

逻辑工艺可以粗略分为三段：前道（FEOL）、中道（MOL）、后道（BEOL）。前道负责在硅片上形成晶体管，包括阱注入、栅极堆叠、源漏外延等；中道负责把晶体管端子引出，包括接触孔、金属塞；后道负责多层金属互连，把成千上万个晶体管连接成电路。

前道 FEOL：
  衬底准备 → 阱注入 → 栅氧/高K → 栅极形成 → 源漏外延 → 退火激活

中道 MOL：
  接触孔刻蚀 → 金属填充（W/Co）→ CMP → 接触塞形成

后道 BEOL：
  通孔刻蚀 → 铜填充 → CMP → 重复多层金属 → 钝化

六、常见误区与复盘

• 误区一：节点数字越小，所有尺寸都等比例缩小。实际上栅长、鳍宽、金属间距的缩小速度不同，设计规则越来越复杂。
• 误区二：FinFET 可以无限微缩。鳍宽减薄会带来迁移率退化和工艺波动，GAA 是必然选择。
• 误区三：BEOL 只是“连线”，不影响性能。在先进节点，互连电阻和电容已成为限制频率和功耗的关键因素。

复盘来看，器件结构的每一次演进——从平面到 FinFET 再到 GAA——都是为了在更小尺寸下维持栅极对沟道的静电控制。而工艺整合的核心任务，就是在 FEOL、MOL、BEOL 三段之间找到性能、良率与成本的平衡点。理解这些基础，才能理解后续 CFET 与背面供电为何成为先进逻辑工艺的必然方向。