1. 课程导入与先进逻辑工艺全景
欢迎进入《GAA、CFET与背面供电先进逻辑工艺整合项目》课程。本课程面向已经具备一定半导体工艺基础的工程师、工艺整合人员与器件研发人员，目标不是孤立地讲解某一项技术，而是把环栅晶体管（GAA）、互补场效应晶体管（CFET）与背面供电（BSPDN）放在同一条先进逻辑工艺演进主线上，理解它们为何出现、如何协同，以及在实际项目中怎样整合。
一、学习目标：从单点知识到整合能力
完成本课程后，你应当能够：
- 说清FinFET、GAA、CFET三代器件结构的演进动因与关键差异；
- 理解背面供电在先进节点中解决的核心矛盾——信号布线与供电布线的资源竞争；
- 掌握GAA/CFET/BSPDN在工艺流程、版图、热管理、测试与良率上的耦合关系；
- 能够用整合视角分析一个先进逻辑平台的工艺选择与风险点。
二、三大技术支柱的定位
先进逻辑工艺走到3nm及以下，单纯依靠光刻缩小尺寸已经无法同时满足性能、功耗和面积（PPA）需求。三大技术支柱分别从不同维度突破：
| 技术支柱 | 解决的问题 | 核心手段 | 典型节点 |
|---|---|---|---|
| GAA | 栅极控制力不足、短沟道效应 | 纳米片/纳米线全包围栅 | 3nm、2nm |
| CFET | 标准单元面积难以继续缩小 | NMOS与PMOS垂直堆叠 | 1.4nm及以下 |
| 背面供电 | 正面布线拥塞、IR Drop、电压降 | 电源网络移至晶圆背面 | 2nm、1.4nm |
三者并非替代关系，而是叠加演进：GAA提升器件栅控，CFET提升单元密度，背面供电释放正面布线资源。理解这一点，是后续所有章节的基础。
三、从FinFET到GAA再到CFET的演进逻辑
FinFET通过三面栅极包裹鳍片，显著改善了短沟道效应，但它的问题在于：鳍片宽度不能无限缩小，且栅极对沟道底部的控制仍然有限。当栅长继续缩短，漏电和阈值电压波动重新成为瓶颈。
GAA把沟道做成水平纳米片，栅极从四面环绕，控制力更强，同时沟道宽度可以通过片宽和片数灵活调节，实现了“等效宽度”的连续缩放。但GAA仍然面临标准单元面积受限的问题——NMOS和PMOS并排放置，面积难以继续压缩。
CFET则把NMOS和PMOS垂直堆叠，让原本并排的两个器件占据同一投影面积，理论上可将标准单元面积再缩小约30%～50%。代价是工艺复杂度急剧上升：需要高选择性刻蚀、低温工艺、上下器件隔离与互连。
四、背面供电的战略价值
随着晶体管密度提升，正面金属布线层数不断增加，信号线与电源线争夺同一布线资源，导致布线拥塞、RC延迟上升和IR Drop加剧。背面供电把电源网络从正面移到晶圆背面，通过纳米TSV或直接背面接触为器件供电。
其战略价值体现在三个方面：
- 释放正面布线资源：正面层可专注于信号布线，减少拥塞，提升布线自由度；
- 降低IR Drop：背面电源网络更粗、更短，电阻更低，供电更稳定；
- 提升单元利用率：标准单元内不再需要预留大量电源轨，面积利用率提高。
五、整体课程框架与项目实战目标
本课程共30章，按照“基础认知—器件结构—工艺整合—供电架构—测试良率—项目复盘”的主线展开。前几章建立全景认知，中间章节深入GAA、CFET和背面供电的具体工艺模块，后续章节聚焦整合、测试与良率提升。
项目实战目标是：以一个虚拟的2nm/1.4nm先进逻辑平台为对象，完成从器件选型、工艺流程设计、供电方案选择到测试方案与良率分析的完整整合推演。你将看到不同技术选择之间的权衡，以及一个看似局部的决定如何影响全局。