4、电源分配网络（PDN）概述

各位工程师朋友，咱们今天聊聊PDN。说白了，PDN就是给芯片送电的整个通路。我见过不少项目，原理图画得漂漂亮亮，一上电芯片就罢工——十有八九是PDN没设计好。

PDN的目标很简单：在芯片的每个引脚上，提供稳定、干净的电压。不管芯片内部怎么折腾，电流怎么突变，电压都得稳得住。嗯，这里要注意，这个“稳”字背后，学问可大了。

4.1 PDN的组成：从VRM到芯片的完整链路

一个完整的PDN，从源头到终点，大致包括这几个环节：

• VRM（电压调节模块）：把系统电源（比如12V）转换成芯片需要的电压（比如1.0V）。它是PDN的能量源头。
• 去耦电容：包括大容量的电解电容、MLCC（多层陶瓷电容）等。它们像一个个小水库，就近给芯片供电。
• 电源/地平面：PCB上的铜皮。平面本身有电阻和电感，但比走线好得多。
• 过孔：连接不同层的通道。过孔有寄生电感，高频下影响很大。
• 走线：连接各个元件的铜线。走线越长、越细，阻抗越大。

我习惯把PDN比作供水系统：VRM是自来水厂，电容是楼顶的水箱，平面是主管道，过孔和走线是分支水管。任何一个环节堵了、漏了，水压（电压）就会出问题。

下面这张图，是我自己总结的PDN组成结构。你看一眼，心里就有谱了。

4.2 目标阻抗：PDN设计的核心指标

你想想看，芯片工作时电流是动态变化的。电流变化，PDN上就会产生压降。压降多大？取决于PDN的阻抗。

目标阻抗的概念，就是给PDN的阻抗设一个上限。公式很简单：

Z_target = (Vdd × Ripple%) / ΔI

其中：

• Vdd：芯片工作电压
• Ripple%：允许的电压波动百分比（通常3%~5%）
• ΔI：芯片的最大瞬态电流变化

举个例子。一个芯片工作电压1.0V，允许5%的纹波，最大电流变化10A。那么：

Z_target = (1.0 × 0.05) / 10 = 0.005 Ω = 5 mΩ

这意味着，从芯片看进去，整个PDN的阻抗在任何频率下都不能超过5毫欧。我在项目中遇到过，有人算出来目标阻抗是3毫欧，结果实际测出来有8毫欧——芯片直接复位。后来加了四层电容才压下去。

4.3 PDN的频域特性：为什么低频和高频不一样？

PDN的阻抗不是一条直线。它在不同频率下表现完全不同。为什么会这样？因为每个元件都有寄生参数。

咱们看几个关键频段：

频段	主导元件	阻抗特性	设计要点
DC ~ 1 kHz	VRM	低阻抗，主要由VRM的反馈环路决定	VRM的带宽有限，响应慢
1 kHz ~ 1 MHz	大容量电容（电解、钽电容）	电容主导，阻抗随频率升高而下降	电容的ESR（等效串联电阻）决定最低阻抗
1 MHz ~ 100 MHz	MLCC（小容量陶瓷电容）	电容的ESL（等效串联电感）开始起作用，阻抗出现谐振峰	需要多个容值并联，展宽低阻抗频段
100 MHz ~ 1 GHz	电源/地平面	平面电容和平面电感共同作用，阻抗呈周期性波动	平面间距越小，电容越大，阻抗越低
> 1 GHz	芯片封装、片上电容	封装寄生电感成为瓶颈	需要片上去耦，PCB已无能为力

你看这个表，每个频段都有“主角”。低频靠VRM，中频靠电容，高频靠平面。我刚开始做PDN时，以为多放电容就行。结果高频阻抗还是高——后来才明白，电容到高频就变成电感了。

4.4 如何理解PDN的阻抗曲线？

PDN设计的最终成果，就是一条阻抗-频率曲线。理想情况下，这条曲线应该平躺在目标阻抗线以下。

我习惯用仿真软件扫一下PDN的阻抗曲线。看到曲线有尖峰，就知道那个频率下有谐振。尖峰超过目标阻抗线，那个频段就会出问题。

处理谐振的方法：

• 增加阻尼：在谐振点附近加一些ESR稍高的电容，把尖峰压下去。
• 改变谐振频率：调整电容的数量和位置，让谐振频率错开芯片的工作频率。
• 优化平面：减小电源和地平面的间距，增加平面电容。

你想想看，PDN设计其实就是在跟寄生参数做斗争。你没法消除它们，但你可以管理它们——让阻抗曲线始终低于目标阻抗。