一、电源压降基础概念：IR Drop 到底是什么？

做硬件设计这些年，我见过太多因为电源压降翻车的案例。说白了，电源压降就是电流在传输路径上遇到了阻抗，导致到达负载端的电压比源端低。这个差值，我们叫它 IR Drop。

你可能会问：不就是几毫伏的压降吗，至于这么紧张？嗯，我刚开始也这么想。直到有一次，一块 FPGA 板子在高温下频繁复位，排查了整整两周，最后发现是核心电源的 IR Drop 超过了芯片容忍的 3%。从那以后，我再也不敢小看这个“几毫伏”了。

IR Drop 这个名字很直白：I 是电流，R 是电阻，Drop 就是电压降落。根据欧姆定律，V = I × R。电流流过任何导体都会产生压降，这是物理规律，躲不掉的。

核心公式： V_drop = I × R

其中 I 是流过路径的电流，R 是路径的总电阻（包括导线、过孔、焊盘、PCB 铜箔等）。

举个例子。一块高速 ADC 芯片，核心电流 2A，从电源模块到芯片引脚之间的 PCB 走线电阻如果是 15mΩ，那光这一段走线就会产生 30mV 的压降。如果电源模块输出 1.0V，到芯片引脚就只剩 0.97V 了。芯片数据手册要求最低 0.98V——你看，已经超标了。

很多新手容易把这两种压降混为一谈。我个人的理解是这样的：

直流压降好理解，就是电阻分压。交流压降呢？说白了就是电流突然变化时，寄生电感上产生的电压尖峰。你想想看，数字芯片在时钟上升沿瞬间，电流可能从几十毫安跳到几安培，di/dt 大得吓人。这时候哪怕只有 1nH 的寄生电感，也能产生几十毫伏的压降。

我的经验： 低频设计（< 50MHz）主要关注直流压降就够了。但一旦进入高速领域（> 100MHz 或信号边沿 < 1ns），交流压降往往比直流压降更致命。我在处理一款 28Gbps SerDes 的电源时，交流压降占了总压降的 70% 以上。

压降不是“有或没有”的问题，而是“多少才算能接受”的问题。我把它对电路的影响分成三个层次：

数字芯片的延迟跟供电电压直接相关。电压越低，门延迟越大。当 IR Drop 导致核心电压下降时，同样的路径需要更长时间才能稳定。结果就是——建立时间违例。

我曾经调试过一个 DDR3 接口，常温下跑 800MHz 完全没问题，高温下就随机出错。用示波器量了 VDD 波形才发现，高温时电流增大，直流压降多了 20mV，刚好把时序裕量吃光了。

注意： 芯片数据手册给出的电压范围通常是 芯片引脚处 的要求，不是电源模块输出端的电压。PCB 走线和封装内部的压降都要算进去。我见过有人把电源模块输出调到 1.0V，以为没问题，结果芯片引脚只有 0.94V——直接不工作。

模拟电路对电源噪声和压降更敏感。VCO 的相位噪声、LNA 的增益、ADC 的 SNR，都会因为电源电压偏离设计点而恶化。举个例子，一个 LDO 的 PSRR 在低频时可能有 60dB，但如果输入输出压差不够，LDO 会进入 dropout 区，PSRR 直接掉到 20dB 以下。

压降不仅影响负载，还影响电源本身。电流流过电阻会产生热量，P = I²R。如果 PCB 走线电阻大，铜箔会发热，反过来又增加电阻（铜的电阻温度系数约 0.39%/°C），形成正反馈。我见过一块电源板，因为走线太细，满载时铜箔温度升到 95°C，最后烧断了。

下面这张图是我自己整理的压降分析框架，帮你快速建立全局认知：

做压降分析时，我一般先确认这三个参数：

一个实用技巧： 我习惯在 PCB 布局完成后，用仿真工具跑一遍 DC IR Drop 分析。如果发现某条路径压降超过目标值的 30%，我会优先加宽走线或增加铜皮。别等到板子打回来再改，那成本就高了。

电源压降不是玄学，它是实实在在的物理问题。直流压降靠电阻，交流压降靠电感，两者叠加起来就是芯片实际感受到的电压。理解这一点，是做好电源完整性设计的第一步。

嗯，这一章就到这里。记住：芯片要的是引脚处的电压，不是电源模块输出的电压。这个认知差异，值一块 PCB 重打的成本。