4. 去耦电容原理：电容的等效模型、自谐振频率与去耦半径

各位好，我是老周。今天咱们聊聊去耦电容。说实话，很多工程师画了十几年PCB，对电容的理解还停留在“放几个104就完事了”。我年轻时也这么干过，直到有一次项目EMC测试死活过不去，才逼着我真正搞懂了电容到底是怎么工作的。

电容不是理想器件。你把它焊到板子上，它就是一个RLC串联网络。搞懂这个模型，你才能知道为什么有些电容在高频下反而成了“电感”，为什么放得离芯片远了等于白放。

4.1 电容的等效模型：ESR和ESL

一个实际电容的等效电路长这样：

理想电容C
    ──||──
    
实际电容（等效串联模型）
    ──R_ESR──L_ESL──C──

说白了，就是电容本身串联了一个小电阻和一个小电感。这个电阻叫ESR，电感叫ESL。

ESR（等效串联电阻）：来自电容的介质损耗、金属电极和引脚的欧姆电阻。ESR越大，电容充放电时发热越严重，滤波效果也越差。我在项目中遇到过用钽电容做电源滤波，结果ESR偏高导致纹波压不下去，换了低ESR的MLCC才搞定。

ESL（等效串联电感）：来自电容的引脚、内部电极结构和PCB走线。ESL是高频去耦的“头号杀手”。你想想看，频率高了以后，感抗（ωL）会变得很大，电容就失去了旁路作用。

参数	物理来源	对去耦的影响	典型值（MLCC 0402 100nF）
ESR	介质损耗、电极电阻	决定最低阻抗值、发热量	~10 mΩ
ESL	引脚、内部电极、PCB过孔	决定高频阻抗上升点	~0.5 nH

4.2 自谐振频率（SRF）

有了ESL，电容就变成了一个LC串联谐振电路。它有一个自谐振频率：

SRF = 1 / (2π × √(L_ESL × C))

在SRF以下，电容呈容性，阻抗随频率升高而下降。在SRF以上，电容呈感性，阻抗随频率升高而上升。为什么会这样？因为感抗（ωL）在高频下压过了容抗（1/ωC）。

我举个例子：一个100nF的MLCC，ESL约0.5nH，它的SRF大约在22MHz左右。也就是说，超过22MHz，这个电容就不再是电容了——它变成了一个电感！

不同容值的电容，SRF不同。小电容（如100pF）SRF高，适合滤除高频噪声；大电容（如10μF）SRF低，适合滤除低频纹波。所以实际设计中，我们经常并联多个不同容值的电容，来覆盖更宽的频率范围。

容值	典型ESL（0402封装）	自谐振频率（SRF）	适用频段
10 pF	0.4 nH	~2.5 GHz	超高频（GHz级）
100 pF	0.4 nH	~800 MHz	高频（百MHz级）
1 nF	0.4 nH	~250 MHz	中高频
100 nF	0.5 nH	~22 MHz	中频（常用去耦）
10 μF	1.0 nH	~1.6 MHz	低频/储能

4.3 去耦半径

去耦半径这个概念，很多教科书上不讲，但实际设计中特别重要。它指的是：电容能够有效去耦的最大距离。

为什么会有去耦半径？因为PCB走线和过孔有寄生电感。电容离芯片越远，走线越长，寄生电感越大。这个寄生电感会串联到电容的ESL上，进一步降低SRF，恶化高频性能。

我给大家一个经验公式：

去耦半径 ≈ λ/20

其中 λ 是噪声频率对应的波长（在FR4介质中）

举个例子：一个100MHz的噪声，在FR4中的波长大约1.2米。λ/20就是6厘米。也就是说，去耦电容离芯片引脚不能超过6厘米。对于1GHz的噪声，去耦半径只有6毫米！

去耦半径还跟电容的ESL有关。低ESL的电容（如倒装焊电容、嵌入式电容）去耦半径更大，因为它们的自谐振频率更高。这也是为什么现在高端设计中开始使用“埋容”技术——把电容做到PCB内层，直接靠近芯片焊盘。

4.4 知识体系总览

下面这张图总结了去耦电容的核心逻辑：

4.5 实战中的几个坑

讲完理论，我分享几个实际项目中踩过的坑：

• 坑一：我曾经在一个DDR4设计里，用了10μF的MLCC做去耦，结果高频眼图闭合严重。后来发现10μF的SRF只有1.6MHz，根本覆盖不了DDR4的800MHz工作频率。解决方案是并联了100pF和10pF的小电容。
• 坑二：电容放得远，走线长了2厘米，结果ESL从0.5nH变成了2nH，SRF直接掉了一半。嗯，从那以后我坚持把电容放在芯片背面正对焊盘的位置。
• 坑三：用了高ESR的电容（比如某些铝电解），纹波没滤掉，电容自己先热得烫手。后来换成低ESR的聚合物电容才解决。