1. 电源网络基础：从定义到PDN
各位同学，咱们今天聊聊电源网络。说实话，很多工程师画PCB时，第一反应是先把信号线布通，电源嘛，最后铺个铜皮完事。我以前也这么干过，结果板子调起来，问题全出在电源上——纹波大、压降离谱、高速芯片动不动就复位。从那以后，我养成了一个习惯：先搞定电源网络，再谈信号布线。
这一章，咱们把电源网络的基础打牢。你理解了PDN，后面那些优化技巧才能用得上。
1.1 什么是PCB电源网络？
简单说，电源网络就是从电源芯片（比如DC-DC、LDO）出发，经过PCB走线、过孔、平面层，最终到达每个负载芯片（FPGA、DDR、ASIC等）的整个供电路径。
它不只是“一根线”或“一个平面”。它是个系统。我见过有人把电源网络当成“只要连通就行”，结果高速信号一跑，电源噪声直接耦合到信号上，整个系统崩溃。
电源网络的核心任务就两个：
- 提供能量——让每个芯片在任意时刻都能拿到足够的电流
- 保持干净——电压波动不能超过芯片容忍范围
记住一句话：电源网络不是“通路”，而是“管道”。管道的粗细、长短、形状，直接决定了能量能不能顺畅到达。
1.2 核心性能指标：阻抗、压降、纹波
衡量一个电源网络好不好，我一般只看三个指标。这三个指标搞定了，90%的电源问题都能提前规避。
1.2.1 阻抗（Impedance）
电源网络的阻抗，说白了就是电流流过时遇到的“阻力”。这个阻力不是固定的——它随频率变化。
低频时，阻抗主要来自走线的直流电阻（DCR）。高频时，寄生电感开始作祟，阻抗会急剧上升。
为什么阻抗重要？因为芯片工作时电流是动态的。电流变化时，如果阻抗高，就会产生电压波动：
ΔV = Z × ΔIΔI是电流变化，Z是阻抗。ΔV就是电压波动。你想想看，如果芯片瞬间需要5A电流，而电源网络阻抗是100mΩ，那电压就会掉0.5V。很多芯片的供电容差只有±3%，0.5V的波动早就超标了。
我的经验：设计目标阻抗时，我习惯按芯片最大瞬态电流的50%来算，留点余量。比如芯片最大瞬态电流10A，目标阻抗就按5A算。这样即使实际电流比预期大一点，电压波动也不会超标。
1.2.2 压降（IR Drop）
压降就是电流流过电源网络时，因为走线电阻导致的电压损失。这个很好理解：
V_drop = I × RI是电流，R是走线电阻。走线越长、越细、铜厚越薄，电阻越大，压降就越大。
我遇到过最夸张的一次，一个FPGA核心供电1.0V，从电源芯片到FPGA的走线有15cm长，线宽只有0.3mm。结果实测电压只有0.88V，FPGA直接罢工。后来把走线加宽到2mm，电压才回到0.97V。
注意：压降不是线性的。电流大的地方，压降更明显。多路供电时，要特别留意远端负载的电压是否足够。我建议在关键负载附近预留测试点，方便调试时实测电压。
1.2.3 纹波（Ripple）
纹波是电源输出中残留的交流分量。DC-DC开关电源的纹波频率通常是开关频率（几百kHz到几MHz），幅度一般在几十mV以内。
纹波对敏感电路（比如ADC、PLL、高速SerDes）影响很大。我做过一个项目，ADC的采样时钟抖动总是超标，查来查去，发现是电源纹波通过LDO的PSRR（电源抑制比）衰减后，仍然有10mV左右的残留，直接耦合到了时钟缓冲器上。
纹波的来源主要有三个：
- 开关电源本身——开关动作产生的纹波，频率固定
- 负载瞬态——芯片电流突变时，电源来不及响应，产生电压尖峰
- 耦合噪声——相邻信号线或电源层之间的串扰
| 指标 | 物理含义 | 典型影响 | 设计关注点 |
|---|---|---|---|
| 阻抗 | 电流变化时电压波动的阻力 | 电压跌落、过冲 | 目标阻抗曲线、去耦电容布局 |
| 压降 | 直流电流在走线上的电压损失 | 远端电压不足 | 走线宽度、铜厚、平面层 |
| 纹波 | 电源输出中的交流分量 | 信号抖动、ADC精度下降 | 滤波电容、LDO选择、布局 |
1.3 电源分配网络（PDN）概念
PDN，全称Power Distribution Network。它不只是“电源网络”的另一个名字，而是一个更系统的视角。
PDN把整个供电路径看作一个分布式网络，包含：
- 电源模块（VRM）
- PCB走线、过孔、平面层
- 去耦电容（bulk、陶瓷、高频）
- 负载芯片的封装和die内部供电结构
每个部分都有自己的阻抗特性。PDN设计的目标，就是让整个网络的阻抗在芯片工作频率范围内，都低于目标值。
我举个例子你就明白了。假设芯片工作频率是1GHz，那PDN在1GHz附近的阻抗必须很低。但PCB走线和过孔在GHz频段寄生电感很大，阻抗会飙升。怎么办？靠去耦电容。不同容值的电容在不同频率下谐振，把高频阻抗压下去。
PDN设计的核心思想：不是消除阻抗，而是把阻抗控制在目标值以下。你不可能让阻抗为零，但你可以让它在每个频率点都“足够低”。
下面这张图展示了PDN的层级结构和各部分的阻抗特性：
从这张图你能看到，PDN的每个层级都有不同的阻抗特性。VRM在低频段表现好，但到了MHz以上，它的输出电感会让阻抗飙升。这时候就需要PCB平面层和去耦电容来“接力”。
去耦电容的选择和布局，是PDN设计中最关键也最容易被忽视的部分。我见过有人把100μF的钽电容和0.1μF的陶瓷电容随便一放，觉得“反正有电容就行”。结果高频阻抗根本没压下去，因为电容的寄生电感和PCB走线电感抵消了它的效果。
我的建议：去耦电容的布局比容值更重要。电容离负载越近，走线电感越小，高频效果越好。我习惯在芯片每个电源引脚旁边放一个0.1μF或0.01μF的陶瓷电容，距离不超过2mm。大容值的bulk电容可以放远一点，但也要在3cm以内。
1.4 本章小结
这一章我们讲了三个核心概念：
- 电源网络——从VRM到负载的完整供电路径
- 三个核心指标——阻抗、压降、纹波，每个都直接影响系统稳定性
- PDN——把电源网络看作一个系统，从VRM到芯片die，每个层级都要优化