3、光封装概述：传统光模块封装与硅光封装的区别、封装层级（芯片级、器件级、模块级）与关键技术挑战

光封装是光电子器件从芯片走向系统应用的桥梁，其核心任务是将光芯片、电芯片、无源光波导、光纤阵列、热管理结构及机械结构集成在一个可控的物理环境中，实现光、电、热、力多物理场的协同设计。随着数据中心流量激增和AI算力集群对带宽密度的极致追求，传统可插拔光模块的封装方式在功耗、尺寸和成本上面临瓶颈，硅光封装与高密度光电集成（CPO，Co-Packaged Optics）应运而生。本章将系统对比传统光模块封装与硅光封装的本质差异，梳理芯片级、器件级、模块级三个封装层级的核心任务，并剖析当前制约产业化的关键技术挑战。

上图从封装形态、互连方式、功耗和集成密度四个维度，勾勒出从传统可插拔光模块到硅光封装再到CPO的演进路径。传统封装以“分立器件+PCB互连”为核心，硅光封装则以“芯片共封装+硅基光波导”为核心，而CPO进一步将光引擎与交换芯片融合在同一基板上，代表了高密度光电集成的终极方向。下面逐一展开论述。

3.1 传统光模块封装与硅光封装的核心区别

3.1.1 核心原理：从“器件级组装”到“芯片级集成”

传统光模块封装（如SFP、QSFP-DD、OSFP）本质上是器件级组装：光发射次模块（TOSA）和光接收次模块（ROSA）作为独立封装体，通过柔性PCB或金手指与模块电路板相连。每个TOSA/ROSA内部包含激光器、探测器、驱动芯片、TIA等，各自独立封装后再组装。这种方式的优点是模块化程度高、可插拔维护方便，但代价是封装寄生参数大（引线电感通常>1nH）、互连距离长（>10mm）、功耗高（每比特10-20pJ）。

硅光封装则采用芯片级集成思路：硅光芯片（PIC）与电芯片（EIC）通过2.5D硅中介层或3D TSV技术实现近距离互连，光信号在硅波导中传输，通过边缘耦合器或光栅耦合器与光纤阵列（FAU）对接。由于互连距离缩短至毫米级甚至微米级，寄生电容和电感大幅降低，带宽密度显著提升。

3.1.2 判断方法：如何选择封装路线

在实际产品规划中，选择传统封装还是硅光封装，需要从以下四个维度进行量化评估：

1. 带宽密度需求：若单端口速率≥800Gbps且交换机芯片带宽≥51.2Tbps，传统可插拔模块将面临面板空间不足和功耗失控，必须转向硅光/CPO。
2. 传输距离：≤2km的DR/FR应用场景，硅光的链路预算足够；若≥10km的LR/ZR场景，需评估硅光调制器的色散代价。
3. 良率与成本：硅光芯片的晶圆级测试和Known Good Die（KGD）筛选是成本关键，若良率<90%，整体成本可能反超传统方案。
4. 供应链成熟度：传统封装供应链成熟，硅光封装需依赖专业OSAT（如日月光、安靠）或Fab厂内封装线。

3.1.3 案例拆解：某云厂商400G DR4模块的封装选型

某云厂商在2023年部署400G DR4光模块时，对比了传统EML方案和硅光方案。初始目标：单模光纤传输500m，功耗<8W，成本<300美元。

• 传统EML方案：4路EML激光器+4路MZM调制器，封装为QSFP-DD，实测功耗9.5W，成本285美元，但面板空间占用大，且EML芯片供应紧张。
• 硅光方案：单颗硅光芯片集成4路MZM+4路探测器，搭配4路DFB激光器（外置），封装为QSFP-DD，实测功耗6.8W，成本310美元。

最终该厂商选择硅光方案，虽然成本略高，但功耗降低28%，且硅光芯片的供应链更稳定。复盘发现，硅光方案的良率从初期的85%提升至量产期的95%，成本下降至270美元，实现了“功耗-成本”双优。

3.1.4 常见误区与总结

总结：传统封装适合低速、短距、低成本场景；硅光封装适合高速、高密度、功耗敏感场景。选择的关键在于系统级TCO（总拥有成本）而非单纯器件成本。

3.2 封装层级：芯片级、器件级、模块级

3.2.1 芯片级封装（Die Level）

芯片级封装关注的是单颗芯片的物理保护与电气互连。对于硅光芯片，芯片级封装包括：

• 凸点制备：在硅光芯片的电极焊盘上制作铜柱凸点（Cu Pillar）或焊锡凸点，间距通常为40-80μm，用于后续倒装焊。
• 边缘耦合器保护：硅光芯片的边缘耦合器（Edge Coupler）需要精确的端面抛光，通常采用激光切割+湿法刻蚀工艺，保证端面粗糙度<50nm。
• KGD测试：在晶圆级进行光-电-热协同测试，筛选出已知良好芯片。测试项目包括：波导损耗、调制器Vπ、探测器响应度、串扰等。

芯片级封装的关键挑战在于光耦合端面的保护。硅光芯片的耦合端面非常脆弱，在后续的贴片、回流焊过程中容易损伤。业界常采用“端面保护环”设计，即在耦合器周围刻蚀环形沟槽，填充柔性胶缓冲应力。

3.2.2 器件级封装（Device Level）

器件级封装将芯片级元件组合成具有完整功能的光引擎（Optical Engine）。典型结构包括：

1. 2.5D硅中介层封装：硅光芯片和电芯片（Driver/TIA）倒装焊在硅中介层上，中介层提供高密度布线（线宽/线距2/2μm），再通过C4凸点与有机基板相连。
2. 光纤阵列（FAU）耦合：将8芯或16芯光纤带（间距127μm或250μm）与硅光芯片的耦合器对准，使用UV胶固定。耦合损耗需控制在<1.5dB/端。
3. 激光器安装：外置DFB激光器通过透镜或棱镜将光耦合进硅光芯片，或者采用“激光器倒装焊+微透镜”方案。

器件级封装的核心指标是耦合效率的长期稳定性。温度循环（-40℃~85℃）1000次后，耦合损耗漂移应<0.5dB。这要求封装材料的热膨胀系数（CTE）匹配，通常采用“硅基板+陶瓷基板”的复合结构。

3.2.3 模块级封装（Module Level）

模块级封装将光引擎与PCB、连接器、散热器、外壳等集成，形成标准化的可插拔模块或板载光学组件。对于CPO场景，模块级封装演变为“光引擎+交换芯片”的共基板封装：

• 基板选择：有机基板（如ABF载板）或陶瓷基板，需支持>16层布线，且具备良好的热导率（>1W/mK）。
• 散热方案：光引擎的功耗密度可达10W/cm²，需采用微通道液冷或均热板（Vapor Chamber）方案。
• 电气接口：模块级封装需满足IEEE 802.3bs/dj等标准定义的电气接口（如CAUI-100、200G/lane电气接口）。

3.2.4 案例拆解：Broadcom Tomahawk 5 CPO方案

Broadcom在2022年发布的Tomahawk 5（51.2Tbps）CPO方案中，采用了“8个光引擎+交换芯片”的共封装架构。每个光引擎集成4颗硅光芯片（每颗1.6Tbps），通过硅中介层与交换芯片互连。

关键参数与测试结果：

该方案的初始良率仅为78%，主要失效模式为FAU耦合偏移（占60%）和凸点虚焊（占25%）。通过优化FAU的UV固化工艺（从60s缩短至20s）和增加凸点高度一致性检测，良率提升至93%。复盘经验：CPO封装的良率瓶颈不在芯片本身，而在光-机-电多物理场耦合的工艺窗口控制。

3.3 关键技术挑战与应对策略

3.3.1 光纤耦合对准与封装应力

硅光芯片的模场直径（MFD）通常为3-5μm（边缘耦合器），而单模光纤的MFD为9.2μm（1550nm），需要设计模斑转换器（SSC）进行模式匹配。耦合对准的容差极小：水平方向±0.5μm，垂直方向±0.3μm，角度偏差<0.5°。这要求封装设备具备亚微米级对准精度，且封装材料的CTE失配会导致长期漂移。

应对策略：

• 采用“主动对准+激光焊接”工艺，在耦合过程中实时监测光功率，通过六轴纳米位移台调整位置，然后使用激光焊固定。
• 在FAU与芯片之间填充折射率匹配胶（折射率1.45-1.50），减少菲涅尔反射（从4%降至<0.5%）。
• 设计“应力释放槽”结构，在耦合器周围刻蚀深槽，将封装应力与光波导隔离。

3.3.2 热管理：激光器温漂与调制器热光效应

硅的折射率温度系数为1.86×10⁻⁴/K，意味着温度变化1℃会导致波导相位变化约0.1rad/cm。对于MZM调制器，工作点漂移会导致消光比恶化。同时，外置DFB激光器的波长温漂系数为0.1nm/℃，需要TEC（热电制冷器）控温。

工程实践：在CPO光引擎中，通常将激光器阵列放置在独立的热隔离区，使用微型TEC（尺寸5×5mm）控温，控制精度±0.1℃。而硅光芯片本身则通过基板散热，不额外控温，依靠“热光补偿算法”在DSP中校准调制器工作点。

3.3.3 测试与可靠性

硅光封装的测试面临“光-电-热”三域协同的挑战。传统光模块可以在模块级别进行完整的眼图测试，但CPO光引擎在封装完成后无法单独测试，必须与交换芯片协同测试。这要求设计“测试访问端口”（TAP），在光引擎内部集成光电探测器阵列，用于在线监测。

3.3.4 总结与展望

硅光封装与CPO的核心挑战可以归纳为“三个失配”：光模场失配（芯片与光纤）、热膨胀失配（材料CTE）、测试接口失配（芯片级与系统级）。解决思路是：通过模斑转换器解决光场失配，通过低CTE复合材料（如SiC-Al复合材料）解决热失配，通过内置BIST（内建自测）电路解决测试失配。

展望未来，随着AI算力集群对带宽的指数级需求，CPO将从2025年起进入规模部署期。封装技术的核心竞争力将从“工艺能力”转向“多物理场协同设计能力”，掌握光-电-热-力一体化仿真与验证的团队将占据产业制高点。