2、硅光基础：硅光波导、调制器、探测器、耦合器等核心器件的工作原理与制造工艺
硅光技术（Silicon Photonics）的核心在于利用成熟的CMOS互补金属氧化物半导体制造工艺，在硅晶圆上集成光学器件与电子电路，从而实现光信号的产生、调制、传输、探测与处理。与传统的分立光学器件相比，硅光芯片具有高集成度、低成本、批量一致性好以及与电芯片共封装（CPO，Co-Packaged Optics）的天然适配性。本章将深入剖析硅光波导、调制器、探测器、耦合器这四类核心器件的工作原理、关键性能指标及其制造工艺流程，为后续理解高密度光电集成与CPO封装奠定器件物理基础。
上图展示了硅光芯片内部光信号从输入耦合到电信号输出的完整链路，以及底层CMOS兼容制造工艺的五大核心步骤。在CPO（Co-Packaged Optics）场景中，该链路通常以“光引擎（Optical Engine）”的形式与交换芯片共同封装在基板上，因此对器件的功耗、带宽密度和温度稳定性提出了极为苛刻的要求。下面我们将逐一拆解各核心器件的物理机制与工程实现。
2.1 硅光波导：光信号的“高速公路”
2.1.1 核心原理：折射率差与全内反射
硅光波导的基本结构是SOI（Silicon-on-Insulator）衬底上的顶层硅（通常厚度为220nm）与埋氧层（BOX，Buried Oxide，通常厚度为2μm）及上包层（SiO₂或空气）之间形成的折射率差。硅的折射率约为3.45，而SiO₂约为1.45，这种巨大的折射率差使得光被严格限制在硅芯层中传输。根据平板波导理论，当光从高折射率介质（硅）射向低折射率介质（SiO₂）且入射角大于临界角时，发生全内反射，光能量被束缚在波导芯层内向前传播。
实际工程中，脊形波导（Ridge Waveguide）和条形波导（Strip Waveguide）是两种最常见的结构。条形波导的芯层宽度通常为400-500nm，高度220nm，支持单模传输（TE0模），但侧壁粗糙度对散射损耗影响显著。脊形波导则通过保留部分硅平板层（Slab）来降低侧壁面积，从而减少散射损耗，同时便于制作调制器和探测器等有源器件。
| 波导类型 | 芯层尺寸（宽×高） | 传输损耗 | 弯曲半径 | 典型应用 |
|---|---|---|---|---|
| 条形波导 | 450nm × 220nm | 1.5-2.5 dB/cm | 5-10 μm | 高密度路由、微环谐振器 |
| 脊形波导 | 500nm × 220nm（脊高150nm） | 0.5-1.0 dB/cm | 50-100 μm | 调制器、探测器、低损耗传输 |
| 亚波长光栅波导 | 宽度周期变化 | 0.3-0.8 dB/cm | — | 偏振分束、模式转换 |
2.1.2 制造工艺与损耗控制
硅光波导的制造完全复用CMOS前道工艺。首先在SOI晶圆上旋涂光刻胶，通过深紫外（DUV，Deep Ultraviolet）光刻机将掩模版上的波导图形转移到光刻胶上，然后利用电感耦合等离子体刻蚀（ICP-RIE，Inductively Coupled Plasma Reactive Ion Etching）将图形刻蚀到硅层。刻蚀气体的选择（通常为SF₆/C₄F₈混合气体）和腔室压力、偏压功率等参数直接决定了侧壁的陡直度和粗糙度。侧壁粗糙度是波导散射损耗的主要来源，因此后续通常会增加一步热氧化平滑工艺（牺牲氧化层），在850-1000℃下生长一层薄SiO₂，将侧壁的纳米级凹凸“抹平”，再用稀HF去除氧化层，可有效降低损耗约0.5dB/cm。
2.2 硅光调制器：电-光转换的核心
2.2.1 工作原理：等离子体色散效应
纯硅没有线性电光效应（Pockels效应），因此硅光调制器主要利用自由载流子等离子体色散效应（Free-Carrier Plasma Dispersion Effect）。当向硅中注入或耗尽自由电子和空穴时，硅的折射率实部和吸收系数会发生变化。根据Soref公式，在1550nm波长下，折射率变化Δn与载流子浓度变化ΔN的关系近似为：Δn = -8.8×10⁻²²·ΔNₑ - 8.5×10⁻¹⁸·(ΔNₕ)^0.8。虽然折射率变化量很小（通常10⁻⁴~10⁻³量级），但通过将调制器设计成马赫-曾德尔干涉仪（MZM，Mach-Zehnder Modulator）或微环谐振器（MRM，Microring Modulator），可以将相位变化转化为强度调制。
MZM通过将光分成两臂，其中一臂（或两臂）施加电压改变载流子浓度，引起相位延迟，两臂重新合束时发生干涉，从而实现强度调制。而MRM则是利用微环的谐振波长对折射率变化极为敏感的特性，当调制电压改变环内载流子浓度时，谐振峰发生偏移，从而在固定波长处实现通断调制。MRM的调制效率极高（Vπ·L可小于0.5V·cm），但带宽和温度敏感性是工程难点。
2.2.2 关键性能指标与驱动方式
- 调制效率（Vπ·L）：产生π相移所需的电压与电极长度的乘积，越小越好。PN结型调制器通常工作在反向偏置耗尽模式，Vπ·L约为1-2V·cm。
- 3dB电光带宽：受限于RC时间常数和载流子渡越时间。PN结耗尽型调制器带宽可超过50GHz，满足单波100Gbps（PAM4）需求。
- 插入损耗（IL）：包括波导损耗和掺杂吸收损耗，典型值2-5dB。
- 消光比（ER）：最大与最小光功率之比，通常要求大于5dB（PAM4）或大于8dB（NRZ）。
在驱动电路方面，MZM通常需要差分驱动，峰值电压摆幅2-4Vpp；而MRM由于谐振增强效应，驱动电压可低至1Vpp，但需要闭环控制电路来锁定谐振波长，增加了封装复杂度。
某数据中心互连项目需要实现单波100Gbps PAM4传输，选用硅光MZM方案。初始设计采用横向PN结，掺杂浓度Nₐ=N_d=1×10¹⁸cm⁻³，调制器长度3mm，Vπ=3V，插入损耗4.5dB。实测眼图在56Gbaud时眼高仅180mV，ER=4.2dB，误码率（BER）为2×10⁻⁴，不满足KP4-FEC前向纠错门限（2.4×10⁻⁴）。
分析过程：通过TCAD仿真发现，PN结耗尽区宽度仅约50nm，与光模场重叠因子（Γ）只有0.35，导致调制效率不足。同时，掺杂浓度过高引起自由载流子吸收损耗增加。
优化措施：①将PN结改为“U型”包围结构，使耗尽区与光模场中心重合，Γ提升至0.6；②优化掺杂浓度至5×10¹⁷cm⁻³，并增加一段低掺杂漂移区以维持带宽；③将电极间距从2μm缩小至1.2μm，降低RC常数。
结果：优化后Vπ降至2.1V，IL降至3.2dB，ER提升至6.1dB，眼高增至320mV，BER改善至8×10⁻⁶，满足系统要求。代价是工艺步骤增加2次光刻和1次离子注入，晶圆成本上升约8%。
2.3 锗硅探测器：光-电转换的终点
2.3.1 工作原理与结构
硅对1550nm波段的光几乎透明（带隙1.12eV，对应波长1100nm），因此必须在硅波导上异质外延生长锗（Ge）作为吸收层。锗的带隙为0.67eV，可吸收至1800nm的光。探测器的工作原理是内光电效应：入射光子激发Ge中的电子-空穴对，在PN结或PIN结的内建电场作用下，载流子被分离并形成光电流。
最常见的结构是波导耦合型Ge-PIN探测器。光通过硅波导倏逝波耦合进入上方的Ge吸收区（厚度约500nm），Ge层被掺杂形成P-I-N结构，本征层（I层）是吸收光的主要区域。当反向偏压施加在P区和N区之间时，I层耗尽，光生载流子在电场作用下高速漂移，形成响应电流。为了提升带宽，需要尽量减小I层厚度以缩短载流子渡越时间，但减薄I层又会降低量子效率，因此需要在两者间折中。
2.3.2 性能参数与工艺挑战
| 参数 | 典型值 | 影响因素 |
|---|---|---|
| 响应度（Responsivity） | 0.8-1.0 A/W | Ge吸收系数、耦合效率、I层厚度 |
| 暗电流（Dark Current） | 10-100 nA | Ge/Si界面缺陷、位错密度、温度 |
| 3dB带宽 | 50-70 GHz | RC时间常数、载流子渡越时间 |
| 光电流饱和功率 | 5-10 mW | 空间电荷效应、热效应 |
制造Ge探测器的最大挑战是锗硅异质外延的晶格失配（4.2%）。直接在硅上生长Ge会产生大量失配位错，导致暗电流急剧增大。工程上采用“低温缓冲层+高温本征层”的两步生长法：先在300-400℃下生长30-50nm的Ge缓冲层，将位错限制在缓冲层内，再升温至600-650℃生长本征Ge吸收层。此外，循环退火（RTA，Rapid Thermal Annealing）工艺（850℃/750℃多次循环）可进一步将位错密度从10¹⁰cm⁻²降低至10⁷cm⁻²量级。
2.4 耦合器：连接光纤与芯片的桥梁
2.4.1 耦合方案对比
硅光芯片需要与外部光纤或激光器进行高效的光耦合。由于硅波导模场直径（约0.5μm）与单模光纤模场直径（约9.2μm）严重失配，必须设计专门的耦合结构。目前主流方案有两种：光栅耦合器（Grating Coupler）和边缘耦合器（Edge Coupler）。
- 光栅耦合器：在波导表面刻蚀周期性凹槽，利用布拉格衍射条件将垂直或近垂直入射的光耦合进波导。优点是可以放置在芯片任意位置，便于晶圆级测试（WLT，Wafer Level Test），且不需要解理光纤。缺点是耦合效率较低（典型-2.5dB至-3.5dB），且对波长和偏振敏感，3dB带宽通常只有30-40nm。
- 边缘耦合器：通过倒锥形（Inverted Taper）波导将模场逐渐扩大，与光纤模场匹配。耦合效率可高达-1.0dB以下，带宽极宽（>100nm），偏振无关性好。缺点是需要芯片端面抛光或解理，且对光纤对准精度要求极高（±0.2μm），通常需要主动对准（Active Alignment）工艺。
2.4.2 制造与封装要点
光栅耦合器的制造只需在波导刻蚀时增加一次浅刻蚀步骤（刻蚀深度70-150nm），工艺简单。边缘耦合器的倒锥形结构则需要高精度光刻（电子束光刻或先进DUV）来定义尖端宽度小于100nm的锥形，且尖端必须光滑无缺陷，否则会产生散射损耗。
在CPO封装中，光纤阵列（FAU，Fiber Array Unit）与芯片的耦合是核心工序。对于光栅耦合器，通常采用“贴装+UV胶固定”的方式，利用FAU的V型槽实现被动对准，但需要精确控制光纤与光栅之间的垂直距离（约5-10μm）和倾斜角（8°-12°）。对于边缘耦合器，则需采用六轴主动对准平台，通过实时监测耦合光功率来寻找最佳位置，然后使用激光焊接或UV胶固定。
某800G CPO模块设计，光引擎包含8个Tx通道和8个Rx通道，要求耦合总损耗小于3.5dB，且支持-5℃至70℃工作温度范围。
方案评估：光栅耦合器虽然支持晶圆级测试，但温度变化时，硅的折射率热光系数（1.86×10⁻⁴/K）会导致耦合波长漂移约0.1nm/K，在70℃范围内漂移约7nm，超出其3dB带宽，导致损耗恶化。边缘耦合器无波长选择性，热稳定性好。
决策：最终选用边缘耦合器方案，采用倒锥形+SiN（氮化硅）模场转换器，将模场直径扩展至4.5μm，与高数值孔径光纤（MFD=5μm）匹配。实测平均耦合损耗-1.2dB，在-5℃~70℃范围内变化小于0.3dB。代价是封装成本增加约15%，因为需要主动对准和端面抛光。
2.5 常见误区与设计复盘
误区一：认为波导损耗越低越好，而忽略了弯曲半径的代价。实际上，减小弯曲半径可以大幅缩小芯片面积，提高集成度。在CPO中，芯片面积直接决定封装基板尺寸和成本，因此需要在损耗和面积之间做系统级优化。
误区二：调制器驱动电压越低越好。虽然低电压有利于降低功耗，但过低的Vπ通常意味着更长的调制器长度或更复杂的掺杂结构，这会增加插入损耗和工艺难度。在PAM4系统中，线性度（调制器传输曲线的线性范围）比驱动电压更重要。
误区三：探测器暗电流越小越好。暗电流主要影响接收灵敏度，但在短距离（<2km）数据中心互联中，光功率预算通常充足，暗电流在100nA以下即可接受。相反，探测器的饱和光功率和带宽往往更关键，因为高功率下空间电荷效应会导致带宽下降。
误区四：耦合器效率越高越好，忽略了对准容差。在量产中，耦合器的良率不仅取决于峰值效率，还取决于对准误差容忍度。一个峰值效率-1.0dB但对准容差仅±0.1μm的耦合器，在量产中的平均损耗可能反而高于峰值效率-1.5dB但对准容差±0.3μm的方案。
总结复盘：硅光器件设计是一个多目标优化问题。在CPO背景下，必须从系统级指标（功耗、带宽密度、良率、成本）出发，反向推导各器件的性能目标。建议设计团队建立“器件-链路-封装”联合仿真平台，在流片前完成光、电、热、力多物理场协同仿真，避免“器件指标优秀、系统性能不达标”的常见困境。