3、Chiplet技术概述：Chiplet定义、封装形式（2.5D/3D）、UCIe标准与112G SerDes的关系

Chiplet（芯粒）技术是当前半导体行业应对摩尔定律放缓、制程成本攀升与异构集成需求的核心路径。其本质是将一颗大规模单片SoC（System-on-Chip）拆解为多个具有特定功能、经过独立验证的小芯片（Die），再通过先进封装技术（2.5D/3D）与高速互连协议（如UCIe、BoW、Die-to-Die SerDes）重新集成为一个系统级封装（SiP）。对于112G SerDes设计者而言，Chiplet并非简单的封装概念，而是直接决定了SerDes的物理层架构、通道预算、电源完整性设计以及测试策略。本章将系统梳理Chiplet的定义边界、封装形式对SerDes通道的影响，以及UCIe标准如何与112G SerDes协同工作。

Chiplet 技术核心要素与 112G SerDes 关系图 Chiplet 定义与封装 2.5D 封装 硅中介层 / RDL 3D 封装 TSV / 混合键合 Die-to-Die 互连 UCIe / BoW / 自定义并行总线 112G SerDes 角色 长距 / 跨封装 / 背板互连 UCIe 标准分层 协议层 (Protocol) PCIe / CXL / 流式协议 Die-to-Die 适配层 (D2D Adapter) 链路层 / 重传 / 扰码 物理层 (PHY) 并行总线 / 112G SerDes 可选 112G SerDes 设计要点 PAM4 调制 / DSP 均衡 FFE / DFE / MLSD 通道预算与损耗 ≤ 30dB @ 28GHz (典型) 电源完整性 / 抖动 ACIR / 串扰 / 参考时钟 定义 驱动 Chiplet + 112G SerDes 协同设计决策路径 互连距离 < 5mm → 并行总线 > 5mm → SerDes 带宽密度 UCIe 并行: 高密度 SerDes: 低密度 功耗效率 并行: 0.5-1 pJ/bit SerDes: 2-4 pJ/bit 封装能力 2.5D 硅中介层 → 并行 有机基板 → 112G SerDes 工程决策流程 1. 定义互连拓扑 2. 通道预算仿真 3. 选择 PHY 类型 4. 协同验证 5. 量产 定义/流程 标准 技术要点 决策点

3.1 Chiplet 定义与设计哲学

Chiplet 的核心思想是“分解与重组”。传统单片 SoC 将所有功能模块（CPU、GPU、NPU、SerDes、内存控制器等）集成在同一颗 Die 上，而 Chiplet 则将这些模块拆分为多个独立的小 Die，每个 Die 采用最适合其功能的制程工艺（例如逻辑 Die 用 5nm，I/O Die 用 14nm，模拟 Die 用 28nm），再通过先进封装技术组合在一起。这种设计哲学带来了三个显著优势：良率提升（小 Die 面积小，缺陷率低）、成本优化（不必为模拟电路支付先进制程的高昂费用）、复用灵活（同一颗 SerDes Die 可用于多种产品组合）。

然而，Chiplet 并非没有代价。Die 间互连的带宽、延迟、功耗和可靠性成为新的设计瓶颈。尤其是当 Chiplet 之间的互连距离超过 5mm 时，传统的并行总线（如 UCIe 的并行模式）会面临严重的信号完整性问题，此时就需要引入 SerDes 进行串行化传输。112G SerDes 正是为这种跨 Chiplet 长距离互连而生的高速接口方案。

核心判断标准： 区分 Chiplet 与普通多芯片封装（MCM）的关键在于——Chiplet 强调 Die-to-Die 互连的标准化与协议化，而 MCM 往往只是简单地将多个 Die 放在同一基板上，互连方式较为随意。UCIe 标准的出现正是为了将这种互连规范化。

3.2 封装形式：2.5D 与 3D 对 SerDes 的影响

封装形式直接决定了 SerDes 的物理通道特性。2.5D 封装通过硅中介层（Silicon Interposer）或 RDL（Re-Distribution Layer）实现 Die 间水平互连，而 3D 封装则通过 TSV（硅通孔）或混合键合（Hybrid Bonding）实现垂直堆叠。这两种封装形式对 112G SerDes 的设计约束截然不同。

对比维度 2.5D 封装（硅中介层） 2.5D 封装（有机基板） 3D 封装（TSV/混合键合）
互连密度 极高（线宽/线距 ≤ 2μm） 中等（线宽/线距 ≥ 5μm） 极高（垂直互连，间距 ≤ 10μm）
典型互连距离 1-10mm 5-30mm < 1mm
插入损耗 @ 28GHz 0.5-2 dB/mm 1-3 dB/mm 0.1-0.5 dB/mm
SerDes 适用性 并行总线为主，短距 SerDes 可选 112G SerDes 主要应用场景 通常不需要 SerDes，用并行总线
成本 高（硅中介层昂贵） 中低（有机基板成熟） 极高（混合键合工艺复杂）

从表中可以看出，112G SerDes 在 Chiplet 场景中的典型应用是“有机基板 2.5D 封装”。当 Chiplet 之间的互连距离超过 10mm，或者需要跨越多个 Die 边界时，并行总线的时序收敛变得极其困难，此时 SerDes 的串行化优势就体现出来。例如，在一个 AI 加速器 Chiplet 系统中，计算 Die 与 HBM 控制器 Die 之间的距离可能达到 15-20mm，使用 112G SerDes 可以将 64 位并行总线压缩为 8 对差分线，大幅降低布线复杂度和串扰风险。

3.3 UCIe 标准：Chiplet 互连的“通用语言”

UCIe（Universal Chiplet Interconnect Express）是由 Intel、AMD、ARM、TSMC 等巨头联合推出的 Chiplet 互连标准，旨在统一 Die-to-Die 接口。UCIe 标准分为三层：物理层（PHY）、Die-to-Die 适配层（D2D Adapter）和协议层（Protocol）。其中物理层定义了两种互连模式：并行总线模式和 SerDes 模式。

  • 并行总线模式（UCIe-Parallel）： 适用于短距离（< 5mm）、高带宽密度的场景。采用单端或差分信号，每引脚速率可达 16-32 Gbps，功耗效率约 0.5-1 pJ/bit。这种模式不涉及 SerDes，而是依赖先进的封装互连（如硅中介层）保证信号质量。
  • SerDes 模式（UCIe-SerDes）： 适用于长距离（> 5mm）、低引脚数场景。UCIe 标准允许使用 112G SerDes 作为物理层，但需要满足 UCIe 定义的电气规范和协议适配。此时，SerDes 的 PAM4 调制、FEC（前向纠错）和链路训练机制需要与 UCIe 的 D2D Adapter 层协同工作。

对于 112G SerDes 设计者来说，UCIe 标准最重要的意义在于定义了 Die-to-Die 场景下的通道预算模板。UCIe 规范给出了不同封装形式下的最大插入损耗、回波损耗和串扰预算，这些参数直接决定了 SerDes 的均衡器（FFE/DFE）抽头数量、发射摆幅和接收灵敏度要求。

工程经验： 在实际 Chiplet 项目中，不要盲目追求 112G SerDes 的极限速率。如果互连距离在 3mm 以内，UCIe 并行总线模式往往更优——功耗更低、延迟更小、面积更省。只有当距离超过 8mm 或需要穿越有机基板时，才考虑切换到 SerDes 模式。建议在设计初期就进行通道仿真，用数据决定 PHY 选型。

3.4 112G SerDes 在 Chiplet 场景中的设计挑战

将 112G SerDes 应用于 Chiplet 互连，与传统板级背板应用有显著差异。以下是四个关键挑战及应对策略：

  1. 通道损耗与均衡复杂度： Chiplet 封装内的通道虽然短（10-30mm），但有机基板的介质损耗较高，且存在 BGA 球、过孔等不连续结构。112G SerDes 需要强大的 DSP 均衡能力（如 16 抽头 FFE + 4 抽头 DFE），以补偿高达 30dB 的插入损耗。设计时应预留足够的均衡余量，并通过 IBIS-AMI 模型进行系统级仿真。
  2. 电源完整性（PI）耦合： Chiplet 封装内的电源网络阻抗较高，SerDes 的瞬态电流变化会引起电源噪声，进而恶化抖动性能。建议在 SerDes Die 附近放置足够的去耦电容（100nF + 4.7uF 组合），并采用独立的电源域（AVDD_0V9、DVDD_0V8）隔离数字与模拟电路。
  3. 参考时钟分配： 112G SerDes 对参考时钟的抖动极其敏感（通常要求 RMS 抖动 < 200fs）。在 Chiplet 场景中，参考时钟需要跨越 Die 边界，这会引入额外的相位噪声。推荐使用低抖动 PLL 架构，并在封装设计时采用差分时钟走线，避免与高速数据线交叉。
  4. 测试与调试策略： Chiplet 封装后，SerDes 的测试点无法直接访问。需要设计内置自测（BIST）和环回（Loopback）模式，并预留 JTAG 接口用于边界扫描。同时，建议在 SerDes Die 上集成 PRBS 发生器和误码率计数器，便于封装后的在线测试。

3.5 案例拆解：AI 加速器 Chiplet 中的 112G SerDes 选型

以一个实际的 AI 加速器 Chiplet 项目为例，该项目需要将 4 颗计算 Die 与 2 颗 HBM 控制器 Die 集成在有机基板上。初始方案采用 UCIe 并行总线，但仿真发现计算 Die 与远端 HBM 控制器之间的互连距离达到 18mm，插入损耗超过 25dB @ 28GHz，并行总线的时序裕量不足。

关键参数与决策过程：

  • 初始约束： 有机基板 2.5D 封装，线宽/线距 5/5μm，通道长度 18mm，目标误码率 < 1e-15。
  • 仿真结果： 并行总线（32Gbps/pin）在 18mm 通道上的眼图张开度仅为 15%，无法满足 UCIe 规范要求。
  • 方案调整： 将远端互连切换为 112G SerDes（PAM4），采用 8 通道配置，每通道速率 112Gbps，总带宽 896Gbps（双向）。SerDes 内置 16 抽头 FFE 和 4 抽头 DFE，配合 RS-FEC（544,514）纠错。
  • 实际效果： 眼图张开度提升至 45%，误码率降至 1e-18（含 FEC 增益），功耗从并行总线的 1.2 pJ/bit 上升至 3.5 pJ/bit，但整体系统带宽提升了 2.5 倍。

复盘经验： 该案例表明，Chiplet 互连方案的选择不能只看单一指标。并行总线在短距、高密度场景下优势明显，但一旦距离超过 10mm，SerDes 的均衡能力和 FEC 增益就成为可靠性的保障。设计团队应在项目初期就建立“距离-带宽-功耗-成本”的权衡矩阵，避免后期返工。

风险提示： 112G SerDes 在 Chiplet 场景中的最大风险并非信号完整性，而是 热-机械应力。有机基板与 Die 之间的 CTE（热膨胀系数）失配可能导致微焊点开裂，进而引起 SerDes 通道间歇性失效。建议在封装设计时加入底部填充胶（Underfill），并进行 -40°C 到 125°C 的温度循环可靠性测试。

3.6 常见误区与设计复盘

在 Chiplet + 112G SerDes 的工程实践中，以下误区值得特别注意：

  • 误区一：认为 UCIe 标准只支持并行总线。 实际上 UCIe 1.0 规范明确支持 SerDes 模式，但要求 SerDes 必须满足 UCIe 定义的 D2D Adapter 层协议（包括链路初始化、训练序列和错误处理）。如果直接使用标准以太网 SerDes 而不做协议适配，将无法与 UCIe 生态兼容。
  • 误区二：忽略封装寄生参数对 SerDes 性能的影响。 有机基板的过孔残桩（Stub）和 BGA 球焊盘会在高频段引入谐振，导致回波损耗恶化。设计时应在 SerDes 通道的封装部分进行 3D 电磁场仿真，并尽量采用背钻工艺去除残桩。
  • 误区三：将板级 SerDes 设计经验直接套用到 Chiplet 场景。 Chiplet 内的通道更短、损耗更低，但串扰和电源噪声的耦合机制不同。板级设计中常用的 AC 耦合电容在 Chiplet 内可能不需要（因为 Die 间直流电平可以匹配），但 UCIe 标准仍建议保留 AC 耦合以隔离不同 Die 的共模电压。

总结复盘： Chiplet 技术为 112G SerDes 带来了新的应用场景，也提出了更严苛的协同设计要求。设计者必须同时理解封装工艺、互连标准和 SerDes 物理层实现，才能在“带宽、功耗、成本、可靠性”四维空间中做出最优决策。下一阶段，我们将深入探讨 112G SerDes 的 PAM4 调制与 DSP 均衡算法，这是应对 Chiplet 通道损耗的核心技术。

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