2、SerDes基础：高速串行接口的基本原理、架构组成、关键性能指标（速率、功耗、误码率）

在Chiplet互连与112G SerDes设计中，理解SerDes的基本原理是构建高速链路能力的起点。SerDes（Serializer/Deserializer）的本质是将并行数据转换为高速串行数据流进行传输，并在接收端恢复为并行数据。这一转换过程并非简单的并转串，而是涉及编码、时钟恢复、均衡、抖动控制等一系列信号完整性技术。对于112G SerDes而言，其速率已逼近信道物理极限，设计者必须从架构层面理解各模块的职责与性能边界，才能正确评估链路裕量、功耗预算与误码率目标。

上图展示了112G SerDes的完整信号链路与核心性能指标之间的关系。从并行数据输入到串行数据恢复，每个模块都承担着特定的信号处理任务。下面我们将从基本原理、架构组成、关键性能指标三个维度展开深入分析。

2.1 高速串行接口的基本原理

2.1.1 为什么需要SerDes？

传统并行接口（如DDR、LVDS）在速率超过1Gbps时面临严重挑战：时钟偏斜（Clock Skew）、串扰（Crosstalk）和功耗开销成为瓶颈。SerDes通过将并行数据转换为高速串行流，从根本上解决了这些问题：

• 消除时钟偏斜：串行数据中嵌入时钟信息，接收端通过CDR（时钟数据恢复）提取时钟，无需单独传输时钟信号。
• 减少引脚数量：例如64位并行数据+时钟需要至少66个引脚，而SerDes仅需1对差分线（2个引脚）。
• 降低功耗：虽然单通道速率极高，但总引脚数减少，驱动功耗和PCB布线复杂度显著下降。

2.1.2 编码与时钟恢复

在112G SerDes中，通常采用PAM4（4电平脉冲幅度调制）而非传统NRZ。PAM4在相同波特率下传输2比特信息，但代价是信噪比（SNR）降低约9.6dB。为了确保DC平衡和时钟恢复可靠性，必须使用编码方案：

对于112G SerDes，RS-FEC（里德-所罗门前向纠错）几乎是强制要求。IEEE 802.3ck规范定义了RS(544,514) FEC，能够将原始BER从1e-4提升到1e-15以下。设计者必须理解：FEC的纠错能力与延迟成正比，在Chiplet互连中，延迟预算通常比长距离以太网更严格，因此需要权衡FEC强度与延迟。

2.2 SerDes架构组成

2.2.1 发送端（TX）架构

发送端的主要任务是将并行数据转换为高速串行流，并驱动信号进入信道。其核心模块包括：

1. PCS（物理编码子层）：负责编码、加扰、FEC编码、通道绑定（Lane Bonding）和速率匹配FIFO。在112G设计中，PCS通常以1.6Tbps或更高的并行数据宽度运行（如64×1.6Gbps或128×0.8Gbps）。
2. PMA（物理介质附加子层）：包含并转串（Serializer）、发送均衡器（TX EQ）和驱动器（Driver）。TX EQ通常采用3-tap或4-tap FIR滤波器，用于预加重（Pre-emphasis）和去加重（De-emphasis），补偿信道的高频损耗。
3. PLL（锁相环）：提供高速时钟。112G SerDes通常需要56GHz或28GHz的VCO（压控振荡器），配合分频器产生所需波特率时钟。

2.2.2 接收端（RX）架构

接收端面临更严峻的信号恢复挑战，其架构复杂度通常高于发送端：

• 连续时间线性均衡器（CTLE）：模拟均衡器，用于放大高频分量，补偿信道损耗。典型增益范围为6-12dB，可编程调节。
• 判决反馈均衡器（DFE）：用于消除码间干扰（ISI），特别是后光标（Post-cursor）干扰。112G SerDes通常需要5-10个DFE抽头，每个抽头系数通过自适应算法调整。
• 时钟数据恢复（CDR）：采用PLL或DLL架构，从接收数据中提取时钟。对于PAM4信号，CDR需要处理多电平转换，通常采用Mueller-Muller或MSE（最小均方误差）算法。
• ADC（模数转换器）：在112G DSP-based SerDes中，接收端通常包含6-8位ADC，采样率等于波特率（56GS/s或28GS/s），将模拟信号数字化后由DSP进行均衡和判决。

2.3 关键性能指标

2.3.1 速率（Rate）

112G SerDes的“112G”指的是每通道PAM4信号的有效数据速率，即56GBaud × 2bit/symbol = 112Gbps。但实际物理层速率还需考虑FEC和编码开销：

有效数据速率 = 波特率 × log2(M) × (有效载荷/总码字)
例如：56GBaud PAM4, RS(544,514) FEC
有效数据速率 = 56 × 2 × (514/544) ≈ 105.8 Gbps
实际用户可用速率 ≈ 105.8 Gbps（扣除FEC开销后）

在Chiplet设计中，速率选择需考虑功耗与带宽的平衡。例如，一个需要2Tbps聚合带宽的Chiplet互连，若使用112G SerDes，需要约20个通道（含FEC开销）；若使用56G SerDes，则需要约40个通道，功耗和面积将显著增加。

2.3.2 功耗（Power）

功耗是Chiplet设计中最敏感的指标之一。112G SerDes的功耗通常以pJ/bit为单位评估：

功耗分布通常为：TX驱动器占30-40%，RX均衡器占25-35%，时钟电路占15-20%，PCS/FEC占10-15%。在Chiplet设计中，还需考虑电源完整性（PI）——SerDes的瞬态电流变化可能引起电源噪声，影响信号质量。

2.3.3 误码率（BER）

BER是衡量链路质量最直接的指标。对于112G SerDes，BER目标通常分为两个层级：

• 原始BER（Pre-FEC BER）：通常在1e-4到1e-6之间，取决于信道质量和均衡效果。
• 有效BER（Post-FEC BER）：经过FEC纠错后，要求≤1e-15（对应每10^15比特最多1个错误）。

BER测试通常使用PRBS（伪随机二进制序列），如PRBS31、PRBS13Q（针对PAM4）。测试时间与BER目标相关：

测试时间 = 1 / (BER目标 × 数据速率)
例如：BER=1e-15, 速率=112Gbps
测试时间 = 1 / (1e-15 × 112e9) ≈ 8928秒 ≈ 2.5小时

2.4 案例拆解：Chiplet互连SerDes选型与验证

背景：某AI加速芯片采用Chiplet架构，需要实现2Tbps的die-to-die互连带宽，传输距离约15mm（M6 PCB材料），信道插入损耗在28GHz处约-12dB。

初始目标：选择SerDes速率和架构，满足BER≤1e-15（含FEC），功耗≤3.5pJ/bit。

分析过程：

1. 速率选择：2Tbps ÷ 112Gbps ≈ 18通道（含FEC开销），考虑冗余取20通道。若用56G SerDes则需要40通道，面积和功耗翻倍。
2. 架构评估：15mm信道损耗-12dB，属于中等损耗。模拟RX（CTLE+DFE）理论上可处理-15dB损耗，但需要至少8个DFE抽头。DSP-based RX更稳妥，但功耗超标。
3. 仿真验证：使用信道S参数进行统计仿真（如BER FEC分析），结果显示模拟RX在-12dB损耗下，原始BER可达1e-5，配合RS(544,514) FEC可满足1e-15目标。

实际操作：

• 选择112G PAM4 SerDes IP，模拟RX架构，配置8-tap DFE和3-tap TX FIR。
• 在测试芯片上验证：PRBS31测试，原始BER实测1.2e-5，FEC后BER<1e-15。
• 功耗实测：3.1pJ/bit（含FEC），满足预算。

结果与复盘：该方案在功耗和面积上均优于DSP-based方案。关键经验是：在Chiplet短距离互连中，模拟RX架构往往是最优选择，但必须通过精确的信道仿真和FEC联合分析来验证可行性。

2.5 常见误区与总结