课程导入：学习目标、课程大纲、Chiplet与112G SerDes的行业背景及发展趋势

欢迎进入《全额支付Chiplet高速接口112G SerDes设计与验证》课程。本章作为整个课程体系的起点，旨在为学员构建一个宏观且坚实的认知框架。我们将首先明确本课程的学习目标与知识版图，随后深入剖析Chiplet技术为何成为后摩尔时代的核心引擎，以及112G SerDes作为其“神经网络”所面临的机遇与挑战。通过本章学习，您将理解从“系统架构”到“物理实现”的完整技术链条，为后续三十章的技术深潜奠定基础。

1.1 学习目标与课程知识版图

本课程的目标不是让学员停留在“知道是什么”的层面，而是通过三十章的系统化学习，使学员具备“能够设计、能够验证、能够解决实际问题”的工程能力。课程内容覆盖从协议架构、电路实现到测试量产的全链路，具体学习目标可归纳为以下四个维度：

• 架构认知维度：理解Chiplet技术的演进动因、UCIe等互连标准，以及112G SerDes在系统级芯片（SoC）中的定位与作用。
• 电路设计维度：掌握SerDes关键模拟电路（如TX驱动器、RX均衡器、时钟恢复电路）的设计原理与指标权衡。
• 信号完整性维度：学会分析并解决高速信号在封装、PCB、连接器中的损耗、串扰与反射问题。
• 验证与测试维度：熟悉从仿真验证到硅后测试的完整流程，掌握误码率测试、抖动分析等核心方法。

课程模块	核心章节	关键能力输出
基础与架构	第1-5章	Chiplet架构选型、UCIe协议分析、SerDes系统建模
电路实现	第6-15章	TX/RX链路设计、PLL/CDR设计、FEC与DSP算法
信号完整性	第16-22章	通道仿真、电源噪声分析、封装与PCB协同设计
验证与量产	第23-30章	测试方案设计、ATE测试、良率提升与可靠性评估

1.2 Chiplet技术：后摩尔时代的必然选择

Chiplet（芯粒）技术本质上是一种“模块化系统集成”方法论。它将传统的大型单片SoC拆分为多个具有特定功能的小芯片（Die），再通过先进的封装技术（如2.5D硅中介层、3D堆叠）将这些芯粒组合成一个完整的系统。这一转变的驱动力来自三个不可逆的趋势：

1. 摩尔定律放缓：先进制程（如3nm、2nm）的研发与流片成本呈指数级上升，单一芯片的良率与成本控制变得极为困难。
2. 异构计算需求：AI加速器、CPU、GPU、FPGA需要不同的工艺节点以实现最优性能与功耗比。Chiplet允许每个芯粒使用最适合的工艺。
3. IP复用与快速迭代：将成熟的IP（如DDR控制器、SerDes PHY）封装为独立的芯粒，可以在新项目中直接复用，显著缩短开发周期。

然而，Chiplet架构的引入也带来了全新的设计挑战。其中，裸片间互连（Die-to-Die Interconnect）是决定系统性能与功耗的关键瓶颈。以UCIe（Universal Chiplet Interconnect Express）标准为例，其物理层定义了从标准封装（如有机基板）到高级封装（如硅桥）的多种互连方式，而112G SerDes正是实现这些高速互连的核心电路模块。

1.3 112G SerDes：技术演进与行业现状

SerDes（Serializer/Deserializer）技术经历了从NRZ（非归零）调制到PAM4（四电平脉冲幅度调制）的跨越式发展。在56Gbps速率以下，NRZ调制凭借其简单的架构和优秀的信噪比表现占据主导。但当速率提升至112Gbps时，奈奎斯特频率高达56GHz，传统NRZ调制在普通PCB材料上的损耗已无法接受。因此，PAM4调制成为112G SerDes的事实标准。

PAM4通过在一个符号周期内传输2比特信息（4个电平），将奈奎斯特频率降低一半至28GHz，从而有效缓解了通道损耗问题。但这并非没有代价：

• 信噪比损失：在相同摆幅下，PAM4的四个电平之间的电压差仅为NRZ的三分之一，导致接收机灵敏度要求显著提高。
• 非线性失真：发射机与接收机的非线性特性会对PAM4信号产生更严重的失真，需要复杂的DSP（数字信号处理）进行补偿。
• 误码率挑战：PAM4的原始误码率通常在1e-4到1e-6之间，必须依赖强大的前向纠错（FEC）机制才能满足系统级误码率要求（通常为1e-15）。

对比维度	56G NRZ	112G PAM4	设计影响
符号速率	56 GBaud	56 GBaud	时钟恢复难度相当
奈奎斯特频率	28 GHz	28 GHz	通道损耗预算相同
信噪比要求	高（约3.5dB余量）	低（约0.5dB余量）	需更强均衡与FEC
DSP复杂度	较低	高（需FFE/DFE/MLSD）	功耗与面积增加
FEC依赖度	可选（RS-FEC）	必须（KP4-FEC）	增加延迟与复杂度

1.4 行业发展趋势与产业生态

从产业生态的角度看，112G SerDes已经进入大规模商用阶段。无论是云服务商的自研芯片（如Google TPU、AWS Graviton），还是传统芯片巨头（如Intel、AMD、NVIDIA）的高性能计算产品，都将112G SerDes作为标准I/O配置。与此同时，下一代224G SerDes的研发也已提上日程，预计将在2025-2026年逐步量产。

在Chiplet生态方面，UCIe标准联盟的成立标志着行业从“私有互连”走向“开放互连”。这意味着不同厂商生产的芯粒可以通过标准化的112G SerDes接口进行互操作，极大地促进了Chiplet生态的繁荣。然而，这也对SerDes的合规性测试和互操作性验证提出了更高要求。

1.5 案例拆解：一个AI加速器Chiplet项目的SerDes选型与预算

为了帮助学员将抽象概念与实际工程联系起来，我们以一个典型的AI加速器Chiplet项目为例，展示112G SerDes在系统设计中的关键决策过程。

项目背景与约束：某公司计划设计一款用于大模型训练的AI加速器，采用Chiplet架构，包含1个主控芯粒（含HBM控制器与调度逻辑）和4个计算芯粒（含矩阵乘法单元）。系统要求片间聚合带宽不低于4Tbps，且每个芯粒的功耗预算中，SerDes部分不得超过12W。

关键输入参数：

• 目标误码率：BER < 1e-15（含FEC增益）
• 通道长度：封装基板走线 + 硅中介层走线，总长预计30-40mm
• 插入损耗预算：@28GHz，总损耗不超过20dB
• 可用工艺：主控芯粒采用5nm，计算芯粒采用7nm

分析判断过程：

1. 通道数量计算：4Tbps总带宽，若采用112G SerDes（有效数据速率约100Gbps，考虑FEC开销），需要40个通道。若采用56G NRZ，则需要80个通道，功耗和面积将翻倍。因此，112G PAM4是唯一合理选择。
2. 功耗评估：当前先进工艺下，112G SerDes的功耗约为4-6pJ/bit。以5pJ/bit计算，40个通道的总功耗为：40 × 100Gbps × 5pJ/bit = 20W，超出12W预算。因此，需要采用功耗优化技术（如动态关断、低功耗模式）或降低通道数。
3. 方案调整：将通道数降至32个（提供3.2Tbps带宽），并采用更先进的封装（如嵌入式桥接）以缩短通道长度至20mm，从而降低对均衡器的要求，进而降低功耗至约3.5pJ/bit。最终功耗为32 × 100 × 3.5 = 11.2W，满足预算。

实际操作步骤与结果：项目团队最终选择了32通道112G SerDes方案，并采用了带预加重和判决反馈均衡（DFE）的接收机架构。在硅后测试中，实测误码率在FEC开启后达到1e-18，功耗为11.8W，满足规格要求。但过程中也发现，在高温（105°C）条件下，接收机灵敏度下降约1.5dB，需要调整DFE抽头系数才能恢复裕量。

复盘经验：这个案例揭示了三个关键教训：第一，SerDes的功耗预算必须在项目初期就与系统架构师充分对齐，否则后期优化代价极大；第二，封装走线的实际损耗往往比仿真模型乐观，必须预留至少2-3dB的额外预算；第三，温度对SerDes性能的影响不可忽视，设计时需考虑全温度范围的鲁棒性。