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RISC-V处理器内核微架构开发与FPGA验证调试实战

共计 30 章节
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01
RISC-V前世今生
指令集架构简史 · RISC-V设计哲学 · 开源生态与商业价值
RISC-V前世今生
02
开发环境搭建
Vivado/Quartus安装 · RISC-V GCC工具链编译 · Verilator仿真环境配置
开发环境搭建Vivado/Quart…
03
处理器微架构总览
经典5级流水线 · 哈佛与冯诺依曼结构 · 控制通路与数据通路
处理器微架构总览经典5级流水线
04
取指阶段(IF)
PC生成逻辑 · 指令存储器接口 · 分支预测初探
IF取指阶段
05
译码阶段(ID)
指令格式解析 · 立即数生成 · 寄存器堆设计
ID译码阶段
06
执行阶段(EX)
ALU设计 · 算术逻辑运算 · 移位器实现
EX执行阶段
07
访存阶段(MEM)
数据存储器接口 · 加载与存储指令 · 字节寻址与对齐
MEM访存阶段
08
写回阶段(WB)
写回选择逻辑 · 寄存器写使能 · 数据前递
WB写回阶段
09
流水线冒险(上)
结构冒险 · 数据冒险 · 前递技术详解
流水线冒险结构冒险
10
流水线冒险(下)
控制冒险 · 分支预测 · 流水线冲刷
流水线冒险控制冒险
11
RISC-V基础整数指令集(RV32I)
算术指令 · 逻辑指令 · 移位指令
RISC-VRV32I
12
RISC-V基础整数指令集(RV32I)
分支指令 · 跳转指令 · 加载存储指令
RISC-VRV32I
13
乘除法扩展(M扩展)
乘法器设计(布斯算法) · 除法器设计(恢复与非恢复) · 流水线化
乘除法扩展M扩展
14
原子操作扩展(A扩展)
LR/SC指令 · AMO指令 · 多核一致性初探
原子操作扩展A扩展
15
单精度浮点扩展(F扩展)
浮点加法器 · 浮点乘法器 · 浮点比较与转换
单精度浮点扩展F扩展
16
压缩指令扩展(C扩展)
16位指令解码 · 与32位指令的混用 · 面积优化
压缩指令扩展C扩展
17
特权架构与异常处理
机器模式 · 异常与中断 · mtvec与mepc
特权架构异常处理
18
CSR寄存器组
机器信息寄存器 · 机器状态寄存器 · 机器陷阱寄存器
CSR寄存器组
19
总线接口与SoC集成
AXI4-Lite总线 · TileLink总线 · 外设映射
SoC总线接口
20
存储层次设计
指令缓存(I-Cache) · 数据缓存(D-Cache) · 写缓冲与写合并
存储层次设计I-Cache
21
MMU与虚拟内存
页表遍历 · TLB设计 · 地址转换
MMU虚拟内存
22
多核与一致性
缓存一致性协议(MESI) · 核间中断 · 同步原语
多核一致性
23
FPGA验证平台搭建
Xilinx Artix-7/Vir… · 时钟与复位 · JTAG调试
FPGA验证平台搭建
24
RTL仿真与调试
Vivado Simulator/V… · 波形分析 · 断言检查
RTL仿真
25
FPGA综合与实现
时序约束 · 资源利用率 · 功耗分析
FPGA综合
26
上板调试实战
ILA核使用 · VIO核使用 · 串口打印调试
上板调试实战ILA
27
性能评估与优化
CPI分析 · 关键路径优化 · 流水线深度权衡
性能评估优化
28
RISC-V合规性测试
riscv-tests套件 · riscv-arch-test · 自定义测试用例
RISC-V合规性测试
29
开源RISC-V核对比
Rocket Chip · BOOM · SweRV EH1
RISC-V开源
30
项目实战
从零开始设计一个支持RV32IMAC…
项目实战RV32IMAC