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RISC-V五级流水线CPU设计与时序验证

共计 30 章节
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01
RISC-V基础与微架构概览
RISC-V指令集架构简介 · 经典五级流水线微架构 · 调试与时序的重要性
RISC-V微架构概览
02
开发环境搭建
RISC-V工具链（GCC/LLVM… · Verilator仿真环境配置 · GTKWave波形查看
开发环境搭建RISC-V
03
Verilog基础与RTL设计风格
组合逻辑与时序逻辑 · 阻塞与非阻塞赋值 · 模块化设计原则
VerilogRTL
04
五级流水线核心实现（IF取指）
PC生成逻辑 · 指令存储器接口 · 取指阶段的时序约束
IF五级流水线核心实…
05
五级流水线核心实现（ID译码）
指令译码逻辑 · 寄存器文件读写 · 数据前递（Forwarding）基础
ID五级流水线核心实…
06
五级流水线核心实现（EX执行）
ALU设计 · 分支判断逻辑 · 乘除法器时序考量
EX五级流水线核心实…
07
五级流水线核心实现（MEM访存）
数据存储器接口 · 加载与存储指令 · 写缓冲（Write Buffer）设…
MEM五级流水线核心实…
08
五级流水线核心实现（WB写回）
写回通路 · 寄存器文件写端口冲突解决
WB五级流水线核心实…
09
流水线冒险与解决（结构冒险）
资源冲突 · 哈佛结构 vs 冯诺依曼结构
流水线冒险解决
10
流水线冒险与解决（数据冒险）
RAW/WAR/WAW依赖 · 前递网络设计 · 流水线停顿（Stall）
流水线冒险解决
11
流水线冒险与解决（控制冒险）
分支预测基础 · 静态预测 · 动态预测（2-bit饱和计数器）
流水线冒险解决
12
分支预测器实战
BTB（分支目标缓冲器）设计 · BHT（分支历史表）设计 · 预测错误恢复机制
分支预测器实战BTB
13
异常与中断处理
RISC-V异常委托机制 · CSR寄存器（mepc/mcause… · 精确异常模型
异常断处理
14
多周期指令支持
乘法/除法指令的微程序控制 · 长延迟指令的流水线互锁
多周期指令支持乘法
15
存储层次与Cache基础
Cache基本概念（直接映射/组相联… · 写策略（写直达/写回） · Cache一致性初探
Cache存储层次
16
时序分析基础（STA）
建立时间与保持时间 · 时钟偏斜（Clock Skew） · 时序路径分类（输入/输出/寄存器间）
STA时序分析基础
17
时序约束实战（SDC）
创建时钟 · 输入延迟/输出延迟约束 · 伪路径与多周期路径
SDC时序约束实战
18
静态时序分析工具使用
OpenSTA工具入门 · 报告解读（slack/critica… · 时序收敛策略
静态时序分析工具…OpenSTA
19
RTL仿真与调试方法
波形调试技巧（关键信号追踪） · 断言（Assertion）编写 · 覆盖率驱动验证
RTL仿真
20
形式化验证入门
SVA（SystemVerilog… · 属性检查 · 等价性检查概念
形式化验证入门SVA
21
性能计数器与性能分析
RISC-V硬件性能计数器（mcyc… · CPI分析 · 性能瓶颈定位
性能计数器性能分析
22
低功耗设计技巧
时钟门控（Clock Gating） · 操作数隔离 · 多电压域概念
低功耗设计技巧Clock
23
可测试性设计（DFT）
扫描链插入 · BIST（内建自测试） · JTAG调试接口
DFT可测试性设计
24
RISC-V向量扩展（V扩展）初探
向量寄存器 · 向量指令流水线 · 数据并行处理
RISC-V向量扩展
25
多核与一致性基础
多核RISC-V架构 · 缓存一致性协议（MESI） · 内存屏障指令
多核一致性基础
26
FPGA原型验证
RISC-V SoC在FPGA上的部… · 调试接口（OpenOCD） · 性能评估
FPGA原型验证
27
时序优化实战
关键路径重定时（Retiming） · 流水线插入 · 逻辑优化（逻辑综合技巧）
时序优化实战Retiming
28
物理设计基础
布局布线（Place & Route… · 时钟树综合（CTS） · 功耗分析
物理设计基础Place
29
芯片测试与回片调试
ATE测试向量生成 · 扫描链调试 · 常见回片问题（热载流子/电迁移）
芯片测试回片调试
30
项目实战
从零搭建一个RISC-V微架构 · 架构设计 · RTL编码
项目实战RISC-V