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本课程属于：086-RISC-V流水线CPU微架构 嵌入式基础与RISC-V · 共 10 门相关课程，组合学习更完整。
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FPGA验证与调试RISC-V微架构时序优化实战

共计 30 章节
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01
课程导论与开发环境搭建
RISC-V与FPGA的黄金组合 · 课程目标与学习路径 · Vivado与Verilator环境…
课程导论开发环境搭建
02
RISC-V微架构基础
经典五级流水线结构 · 取指(IF)与PC逻辑 · 译码(ID)与立即数生成
RISC-V微架构基础
03
流水线数据冒险与解决
数据冒险的产生原因 · 前递(Forwarding)技术实现 · 流水线停顿(Stall)机制
流水线数据冒险解决
04
流水线控制冒险与分支预测
分支指令的时序影响 · 静态分支预测实现 · 动态分支预测(BTB/BHT)入门
流水线控制冒险分支预测
05
存储层次与Cache设计
Cache的基本原理与组织结构 · 直接映射与组相联Cache实现 · 写策略(Write-Through/…
Cache存储层次
06
FPGA时序分析基础
时序路径与时序弧概念 · 建立时间与保持时间约束 · 主时钟与生成时钟约束
FPGA时序分析基础
07
Vivado时序约束实战
create_clock与set_i… · set_max_delay与set_… · 多周期路径约束
Vivado时序约束实战
08
RISC-V Core关键路径分析
寄存器文件读写的时序瓶颈 · ALU进位链的优化 · 加载(Load)指令的存储访问延迟
RISC-VCore
09
流水线寄存器重定时(Retiming)
Retiming的基本原理 · 在RISC-V流水线中的应用 · Vivado中的Retiming选项
Retiming流水线寄存器重定…
10
逻辑复制与扇出优化
高扇出信号的识别 · 逻辑复制技术实现 · 寄存器复制与综合选项
逻辑复制扇出优化
11
多周期路径与伪路径约束
多周期路径在乘除法器中的应用 · 伪路径在跨时钟域中的应用 · set_multicycle_pat…
多周期路径伪路径约束
12
跨时钟域(CDC)设计与同步
单比特同步器设计 · 多比特同步与握手协议 · 异步FIFO实现
CDC跨时钟域
13
复位策略与时序优化
同步复位与异步复位对比 · 异步复位同步释放电路 · 复位网络的扇出与时序
复位策略时序优化
14
综合选项与时序优化
Vivado综合策略(Area/Pe… · retiming与flatten选项 · FSM编码方式选择
综合选项时序优化
15
布局布线(Place & Route)优化
布局约束(Pblock)使用 · 物理综合选项 · 布线拥塞分析与解决
PlaceRoute
16
时序收敛方法论
时序报告解读(Worst Negat… · 时序路径分组分析 · 迭代优化流程
时序收敛方法论Worst
17
RISC-V Core的FPGA调试基础
ILA(Integrated Log… · VIO(Virtual I/O)调试 · 触发条件设置
RISC-VCore
18
AXI总线接口时序优化
AXI4-Lite与AXI4-Str… · AXI读通道延迟优化 · AXI写通道延迟优化
AXI总线接口时序优化
19
指令Cache(ICache)时序优化
ICache的Tag与Data RA… · ICache命中率与延迟权衡 · 预取(Prefetch)技术
CacheICache
20
数据Cache(DCache)时序优化
DCache的写缓冲(Write B… · DCache的写合并(Write M… · DCache的Load-Use延迟
CacheDCache
21
乘除法器时序优化
组合乘法器与流水线乘法器 · 布斯编码与Wallace树 · 除法器的迭代实现
乘除法器时序优化组合乘法器
22
异常与中断处理时序
异常处理流程的时序开销 · CSR寄存器读写时序 · 中断向量表跳转优化
异常断处理时序
23
多核与一致性时序基础
多核RISC-V的缓存一致性协议 · 监听协议(Snooping)与目录协… · 一致性流量对时序的影响
多核一致性时序基础
24
功耗与时序的权衡
动态功耗与静态功耗 · 时钟门控(Clock Gating)… · 操作数隔离(Operand Isol…
功耗时序的权衡
25
静态时序分析(STA)进阶
片上变化(OCV)与悲观去除(CRP… · 时序分析模式(Best/Worst… · 温度反转效应(Temperature…
STA静态时序分析
26
形式验证在时序优化中的应用
等价性检查(EC)基础 · RTL与门级网表对比 · 时序约束的形式验证
形式验证时序优化
27
RISC-V Core的物理设计考量
FPGA芯片资源分布(LUT/FF/… · I/O引脚分配与封装 · 时钟区域与时钟资源
RISC-VCore
28
自动化时序优化脚本
Tcl脚本在Vivado中的应用 · 时序报告解析脚本 · 自动约束生成脚本
自动化时序优化脚…Tcl
29
实战案例
单周期RISC-V Core时序优化 · 关键路径识别与优化 · 约束调整与迭代
实战案例RISC-V
30
实战案例
五级流水线RISC-V Core时序… · 数据冒险优化前后对比 · 分支预测器时序优化
实战案例RISC-V