3. 元器件布局策略：功能分区、隔离与去耦

布局这步，说白了就是给板子上的每个元件找个合适的家。我见过太多工程师一上来就急着走线，结果板子画完发现干扰严重，最后只能重来。布局占整个PCB设计时间的30%左右，但它决定了80%的电磁兼容性能。

我个人习惯是，拿到原理图先不急着动，花半小时把元器件按功能分好类。这步做好了，后面走线会顺畅很多。

3.1 功能分区原则

功能分区，就是把电路按工作性质划分成几个区域。我一般这样分：

• 数字区：MCU、FPGA、DDR、Flash等高速数字器件
• 模拟区：运放、ADC/DAC模拟部分、传感器前端
• 电源区：DC-DC、LDO、电源滤波电路
• 接口区：连接器、保护器件、隔离器件
• 高频区：晶振、时钟缓冲器、RF电路

分区时有个原则：数字和模拟要分开走，高速和低速要隔离开。我在一个工业控制项目里吃过亏，把ADC的模拟输入走线跟MCU的SPI总线并排走了5cm，结果采集到的信号噪声直接飙到20mV。后来把模拟区挪到板子一角，中间加了一条地隔离槽，噪声降到了3mV以下。

3.2 高速与低速器件隔离

高速器件和低速器件混在一起，就像把跑车和拖拉机放在同一条赛道上——互相干扰。高速信号（时钟、DDR、USB、以太网）的谐波能量很强，容易耦合到低速信号上。

我建议这样处理：

• 物理隔离：高速器件集中放置，与低速区域保持至少5mm距离
• 地平面隔离：高速区域下方保持完整地平面，不要被走线割裂
• 屏蔽罩：对特别敏感或特别干扰的电路加屏蔽罩
• 分区走线：高速信号走线不要穿越低速区域

我曾经在一个多通道数据采集板的设计中，把FPGA和ADC放在了板子两端，中间用地隔离槽分开。结果EMI测试一次通过，省了不少麻烦。

3.3 去耦电容布局

去耦电容的布局，是很多工程师容易忽视的地方。你想想看，电容离芯片引脚远了，引线电感一上去，高频去耦效果就大打折扣。

我总结了几条硬性规则：

电容类型	放置位置	距离要求	走线宽度
0.1μF（高频去耦）	每个电源引脚旁	< 2mm	≥ 0.3mm
10μF（中频去耦）	每2-3个芯片一组	< 10mm	≥ 0.5mm
100μF+（低频去耦）	电源入口处	无严格要求	≥ 1mm

嗯，这里要注意：小电容要靠近芯片引脚放，大电容可以稍微远一点。因为小电容负责高频噪声，引线电感越小越好；大电容负责低频，对引线电感不敏感。

我见过一个工程师把0.1μF电容放在芯片5mm外，结果板子跑起来纹波很大。我让他把电容挪到紧贴引脚的位置，纹波直接降了一半。

3.4 晶振与时钟电路布局

晶振和时钟电路，是板子上最敏感也最麻烦的部分。晶振产生的时钟信号是高频方波，谐波丰富，容易辐射出去干扰其他电路。同时，晶振本身也很容易被外部噪声干扰。

我一般这样处理：

• 紧贴MCU：晶振尽量靠近MCU的时钟输入引脚，走线不超过10mm
• 包地处理：晶振下方不走其他信号线，周围用地线包围
• 远离板边：晶振不要放在板子边缘，避免辐射耦合到电缆
• 远离发热源：晶振频率对温度敏感，要远离DC-DC、功率管等发热器件
• 负载电容紧贴：晶振的匹配电容要靠近晶振引脚放置

我记得有一次做物联网网关，晶振放在板子边缘，结果辐射发射超标。后来把晶振挪到板子中央，周围加了一圈地过孔，辐射降了8dB。

3.5 布局策略知识图谱

下面这张图总结了元器件布局的核心策略和相互关系：

3.6 布局流程总结

最后，我整理了一个布局的标准流程，供你参考：

1. 先固定接口器件：连接器、端子、按键等，确定板子外形和接口位置
2. 再放核心器件：MCU、FPGA、DDR等，保证核心芯片位置合理
3. 然后放敏感器件：晶振、模拟电路、ADC等，远离干扰源
4. 接着放电源电路：DC-DC、LDO、去耦电容，靠近负载
5. 最后放外围器件：电阻、电容、指示灯等，填充剩余空间

布局完成后，花10分钟检查一下：高速信号路径是否最短？去耦电容是否紧贴？晶振是否包地？这些细节决定了板子的成败。