📚 课程目录第3章 FT测试基础

3、FT测试基础：最终测试机台架构、测试座与Handler、FT测试流程

FT（Final Test，最终测试）是芯片从晶圆级封装后到出货前的最后一道电性筛选关卡。与CP测试不同，FT测试的对象是已经完成划片、贴片、打线、塑封等封装工序的独立芯片颗粒。本章聚焦FT测试的核心硬件架构、关键接口部件以及标准作业流程，为后续良率核算与数据闭环校验奠定基础。

FT测试机台（Tester）是执行最终测试的硬件平台，其核心架构可抽象为“控制器—测试头—测试板”三层结构。主流机台供应商包括Teradyne（UltraFLEX、J750）、Advantest（V93000、T2000）以及Chroma等。

  关键概念：FT测试机台与CP测试机台在底层架构上高度相似，但FT机台通常配备更高密度的数字通道（每通道速率可达1.6 Gbps以上）以及更丰富的混合信号资源（音频/视频/电源管理），以适应封装后芯片的复杂功能验证需求。

测试座（Socket）和Handler是FT测试中连接机台与被测芯片的机械与电气接口。Socket负责提供可重复、低损耗的接触，Handler则负责自动将芯片送入/取出Socket并分Bin。

Socket是FT测试中最关键的耗材部件，其性能直接影响测试良率与接触稳定性。常见类型包括：

类型	接触方式	典型寿命（次）	适用场景
Pogo Pin Socket	弹簧探针	50万~100万	通用数字/混合信号芯片
弹性爪 Socket	金属爪夹持	20万~50万	QFN/QFP封装
LGA/BGA Socket	阵列触点	10万~30万	高引脚数BGA封装
零插入力（ZIF）Socket	手动/自动锁紧	5万~10万	高价值/低产量芯片

工程注意：Socket接触电阻应控制在 10 mΩ 以下，且每 10 万次接触后需进行清洁或更换。接触不良是FT测试中误测（False Fail）的主要来源之一，在良率核算时需单独建立“Socket接触失效”监控指标。

Handler是FT测试的自动化机械平台，负责将芯片从托盘（Tray）或管装（Tube）中取出，对准Socket，执行测试，然后根据测试结果将芯片分入不同Bin（良品Bin、各等级Bin、废品Bin）。

FT测试流程通常分为“测试前准备—测试执行—数据收集与分Bin”三个阶段。以下为标准FT测试流程的详细步骤：

程序加载与校准：将FT测试程序（Test Program）加载至机台控制器，执行自检与校准（包括时序校准、电压校准、温度校准）。
Handler就位与温度稳定：将待测芯片装入输入料盘，Handler将芯片传送至测试位，并等待温度稳定（通常需要 5~30 秒，视温度要求而定）。
接触检测（Contact Check）：通过测量开路/短路检测（Open/Short Test）确认所有引脚与Socket接触良好。接触失败则直接分入“接触失败Bin”。
DC参数测试：包括漏电流（IDD/ISB）、输出电压（VOH/VOL）、输入阈值（VIH/VIL）、电源电流等静态参数测试。
功能测试（Functional Test）：运行向量（Pattern）对芯片内部逻辑进行功能验证，包括扫描链（Scan）、存储器BIST、IO环回等。
AC参数测试：测量时序参数，如建立时间（Setup Time）、保持时间（Hold Time）、输出延迟（Tco）、时钟频率等。
混合信号/射频测试（如适用）：对ADC/DAC、PLL、SerDes、RF收发器等模块进行性能测试。
结果判定与分Bin：根据测试结果将芯片分入对应Bin。所有测试项通过则进入Bin1（良品），否则根据失效模式进入不同等级Bin或废品Bin。
数据上传与日志生成：测试数据（包括每颗芯片的测试项结果、Bin码、测试时间、温度等）上传至工厂数据库，生成STDF（Standard Test Data Format）日志文件。

良率核算要点：FT良率 = (Bin1芯片数 / 总测试芯片数) × 100%。在闭环校验中，需将FT良率与CP良率进行逐批次对比，若FT良率显著低于CP良率（通常差值 > 5%），则需排查封装工艺、Socket接触、测试程序一致性等问题。