2. 寄生参数基础：电阻、电容、电感的物理来源与互连寄生效应
在纳米级集成电路中，互连线不再是理想的零电阻、零电容导体。随着工艺节点进入 7nm 以下，互连寄生参数（R、C、L）对电路时序、功耗和信号完整性的影响已经超过晶体管本征延迟。本章从物理来源出发，系统梳理寄生参数的成因及其对电路性能的耦合机制。
2.1 寄生电阻的物理来源
互连电阻来源于载流子与晶格、杂质、界面的散射。在深亚微米工艺中，以下效应显著增加有效电阻率：
- 尺寸效应（Size Effect）：当线宽接近电子平均自由程（铜约 40nm）时，边界散射和晶界散射导致电阻率上升 20%~50%。
- 温度效应：铜的电阻温度系数约 0.0039/°C，局部自热可使电阻增加 10%~15%。
- 趋肤效应（Skin Effect）：高频下电流集中在导体表面，有效截面积减小，交流电阻增大。
关键指标： 互连方块电阻 Rsq = ρ / t，典型值 0.05~0.2 Ω/sq（铜互连），多晶硅可达 100~500 Ω/sq。
2.2 寄生电容的物理来源
互连电容由平行板电容和边缘场电容组成，在先进工艺中线间耦合电容占比超过 60%。
| 电容类型 | 物理模型 | 典型占比（7nm） | 工艺影响因素 |
|---|---|---|---|
| 线对地电容（Cgnd） | 平行板 + 边缘场 | 30%~40% | ILD 厚度、介电常数 |
| 线间耦合电容（Cc） | 侧壁平行板 + 边缘场 | 50%~65% | 线间距、高宽比 |
| 层间耦合电容（Cv） | 垂直方向边缘场 | 5%~10% | 金属层间距、通孔密度 |
设计提示： 在 7nm 及以下节点，线间耦合电容 Cc 已超过总互连电容的 50%，成为串扰和动态功耗的主导因素。低 k 介质（k=2.2~2.7）和空气间隙工艺是降低 Cc 的主要手段。
2.3 寄生电感的物理来源
寄生电感来源于电流回路产生的磁通链。在 GHz 级电路中，电感效应不可忽略：
- 自感（Self-Inductance）：单根导线自身电流产生的磁链，与线长成正比，与线宽成反比。
- 互感（Mutual Inductance）：相邻导线电流耦合产生的磁链，在长距离并行互连中显著。
- 回路电感（Loop Inductance）：信号线与回流路径（电源/地线）构成的闭合回路，决定实际电感效应。
注意： 在数字电路中，当信号上升时间 tr < 2×互连传输延迟时，必须将互连建模为传输线（RLC 模型），否则电感效应会导致过冲、振铃和信号延迟失真。
2.4 互连寄生效应：RC 延迟
RC 延迟是互连寄生参数对电路时序最直接的影响。Elmore 延迟模型给出了近似解析解：
// Elmore 延迟模型（分布式 RC 线）
// 对于长度为 L、单位长度电阻为 r、单位长度电容为 c 的互连线
// 50% 延迟：τ = 0.69 × R_wire × C_wire = 0.69 × (r × L) × (c × L)
// 更精确的分布式模型：τ = 0.38 × r × c × L²
// 示例：L=1000μm, r=0.1Ω/μm, c=0.2fF/μm
// 集总模型：τ = 0.69 × 100Ω × 200fF = 13.8ps
// 分布式模型：τ = 0.38 × 0.1 × 0.2 × 10⁶ = 7.6ps
RC 延迟随线长呈平方增长，这是长互连成为性能瓶颈的根本原因。插入中继器（Repeater）可将延迟降为线性增长。
2.5 互连寄生效应：串扰（Crosstalk）
串扰是相邻互连线之间通过耦合电容和互感产生的信号干扰。在先进工艺中，串扰可能导致功能错误和时序违例。
| 串扰类型 | 耦合机制 | 对受害线的影响 | 典型幅度 |
|---|---|---|---|
| 容性串扰 | Cc 耦合电流 | 正向/反向尖峰脉冲 | 0.1~0.5 VDD |
| 感性串扰 | M 耦合磁通 | 振铃、过冲、延迟变化 | 0.05~0.2 VDD |
| 同时翻转串扰 | 多条攻击线同时翻转 | 延迟增加 2~5 倍 | — |
串扰延迟公式： Δτ = (Cc / Ctotal) × (ΔVaggressor / slew) × tr，其中 Cc 为耦合电容，Ctotal 为受害线总电容，ΔVaggressor 为攻击线电压摆幅。
2.6 互连寄生效应：IR Drop
IR Drop 是电源/地网络（PDN）中由于互连电阻产生的电压降。随着电流密度增大和电源电压降低，IR Drop 已成为影响芯片良率和性能的关键因素。
- 静态 IR Drop：由平均电流和互连电阻决定，影响静态功耗和噪声容限。
- 动态 IR Drop：由瞬态电流尖峰（如时钟翻转、数据总线切换）引起，可能导致时序违例。
- 局部 IR Drop：发生在高活动性模块附近，如 ALU、Cache 访问路径。
后仿真校准要点： 在寄生参数提取阶段，必须包含 PDN 的 R 和 L 参数。SPICE 仿真中应使用分布式 RLC 模型而非集总模型，否则 IR Drop 动态特性会被低估 30%~50%。
2.7 寄生参数对电路性能的综合影响
寄生参数并非独立作用，而是通过耦合机制共同影响电路性能。下表总结了三种主要寄生效应在时序、功耗和信号完整性方面的综合影响：
| 性能维度 | 寄生电阻主导 | 寄生电容主导 | 寄生电感主导 | 协同效应 |
|---|---|---|---|---|
| 时序 | RC 延迟增加，信号边沿变缓 | 负载电容增大，门延迟上升 | 传输线效应导致延迟非线性 | RLC 谐振加剧延迟波动 |
| 功耗 | IR Drop 增加静态功耗 | 动态功耗 P = αfCV² 上升 | 振铃导致额外开关功耗 | 局部自热进一步增大 R |
| 信号完整性 | 噪声容限降低 | 串扰幅度增大 | 过冲/下冲，逻辑误判 | SSN 同时恶化时序和 SI |
后仿真校准关键： 寄生参数提取工具（如 StarRC、QRC）必须设置正确的工艺角（Cworst、Cbest、RCworst、RCbest），并在 SPICE 网表中使用耦合电容矩阵（CCM）和互电感矩阵（LUM）格式，否则后仿真结果与硅实测偏差可达 20%~40%。
2.8 寄生参数提取与 SPICE 模型的接口
寄生参数提取结果通过标准格式传递给 SPICE 仿真器。常用的寄生参数网表格式包括：
- DSPF（Detailed Standard Parasitic Format）：包含分布式 RC 和耦合电容信息。
- SPEF（Standard Parasitic Exchange Format）：工业标准格式，支持 R、C、CC 和 L 参数。
- SDF（Standard Delay Format）：仅包含延迟信息，不包含详细寄生参数。
// SPEF 格式示例（寄生参数网表片段）
*SPEF "IEEE 1481-1999"
*DESIGN "top_chip"
*DATE "2025-01-15"
*VENDOR "Example Corp"
*PROGRAM "StarRC"
*VERSION "2024.1"
*DIVIDER /
*DELIMITER :
*BUS_DELIMITER [ ]
*T_UNIT 1 PS
*C_UNIT 1 PF
*R_UNIT 1 OHM
*L_UNIT 1 H
*NET "clk_net"
*CAP 1.234e-12
*RES 0.567
*L 3.456e-10
*CC 0.123e-12 "data_net"
精度协同优化建议： 在 7nm 以下节点，建议使用场求解器（如 Raphael、FastCap）对关键路径进行 3D 全波提取，并将结果与快速提取工具（基于 2.5D 查找表）进行交叉验证。SPICE 仿真中应使用 BSIM-CMG 或 BSIM-IMG 模型，并开启寄生参数感知（Parasitic-Aware）选项。