1. 后仿真概述
1.1 后仿真的定义
后仿真（Post-Layout Simulation），又称布局后仿真或带寄生参数的仿真，是指在芯片物理设计（布局布线）完成后，从版图中提取出实际的互连寄生电阻（R）、寄生电容（C）以及耦合电容（CC），将这些寄生参数反标回原始网表，再进行SPICE或FastSPICE仿真的过程。
核心要点：后仿真与前仿真的本质区别在于是否包含“物理实现带来的寄生效应”。前仿真使用理想互连线（零延时或理想传输线），而后仿真使用从版图提取的真实RC网络。
1.2 前仿真与后仿真的区别
前仿真（Pre-Layout Simulation）与后仿真在多个维度存在本质差异。下表从仿真时机、网表来源、寄生模型、精度、速度等关键维度进行对比：
| 对比维度 | 前仿真 | 后仿真 |
|---|---|---|
| 仿真时机 | RTL综合后、布局布线前 | 布局布线完成后 |
| 网表来源 | 综合网表（Verilog/VHDL） | 版图提取网表（含寄生R/C/CC） |
| 互连模型 | 理想连线（零延时或单位负载） | 分布式RC网络（π模型/T模型） |
| 耦合效应 | 不考虑耦合电容 | 考虑线间耦合电容（串扰） |
| 工艺角 | 仅器件工艺角（TT/FF/SS） | 器件角 + 寄生RC角（Cmax/Cmin/Rmax） |
| 仿真精度 | 中等（理想互连假设） | 高（真实物理效应） |
| 仿真速度 | 快（网表规模小） | 慢（寄生RC节点数激增） |
| 主要用途 | 功能验证、早期性能评估 | 签核验证、时序收敛、串扰分析 |
工程经验：在先进工艺节点（7nm及以下），互连寄生RC导致的延时已超过晶体管本征延时，占比可达60%~70%。此时前仿真结果与芯片实际表现可能相差甚远，后仿真成为签核验证的必经之路。
1.3 后仿真在芯片设计流程中的位置与重要性
后仿真位于芯片设计流程的末端，是流片前最后一道仿真验证关卡。其典型位置如下：
- 前端设计阶段：RTL编码 → 功能仿真 → 逻辑综合 → 形式验证
- 后端物理设计阶段：布局规划 → 单元放置 → 时钟树综合 → 布线 → 寄生参数提取
- 签核验证阶段：静态时序分析（STA） → 后仿真 → 功耗分析 → IR Drop分析 → 电迁移验证
- 流片：所有签核验证通过后，输出GDSII进行流片
重要提醒：后仿真不是可选项，而是先进工艺节点下的强制要求。仅依赖STA（静态时序分析）无法捕获动态效应（如串扰导致的毛刺、电源噪声引发的时序波动），后仿真通过动态仿真补充了STA的盲区。
1.4 后仿真的核心挑战
后仿真虽然精度高，但面临以下工程挑战：
- 仿真规模爆炸：寄生RC网络可能引入数百万甚至数十亿个额外节点，导致仿真时间急剧增加。
- 模型精度与速度的权衡：高精度SPICE仿真速度慢，FastSPICE速度快但精度损失，需要根据设计阶段选择合适的仿真器。
- 寄生参数提取误差：提取工具对工艺参数的依赖性强，不同工具或不同设置可能产生10%~30%的RC偏差。
- SPICE模型与硅片实测的偏差：模型卡（Model Card）参数与实际工艺存在偏差，需要通过后仿真校准来修正。
本课程目标：本系列课程将系统讲解如何通过寄生参数提取与SPICE模型精度的协同优化，解决上述挑战，实现后仿真结果与硅片实测数据的高精度匹配（目标偏差 < 5%）。