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芯片DFT设计与BIST内建自测试联合优化课

共计 30 章节

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DFT基础概念

可测试性设计(DFT)的定义 · 重要性 · 在芯片设计流程中的位置

DFT基础概念

测试基础理论

故障模型(Stuck-at · Transition · Path Delay)

测试基础理论Stuck-at

扫描链设计(Scan Chain)

扫描触发器结构 · 扫描链插入流程 · 扫描使能控制

扫描链优化技术

扫描链平衡 · 时钟域交叉处理 · 低功耗扫描设计

扫描链优化技术扫描链平衡

边界扫描(Boundary Scan)

JTAG标准(IEEE 1149.1… · TAP控制器 · 指令寄存器

BIST内建自测试概述

BIST定义 · 优势 · 与外部测试对比

BIST内建自测试概述

存储器BIST(MBIST)

March算法原理 · MBIST控制器架构 · 故障诊断

逻辑BIST(LBIST)

伪随机测试生成(PRPG) · 多输入特征寄存器(MISR) · LBIST流程

BIST控制器设计

状态机设计 · 测试时钟生成 · 测试模式控制逻辑

BIST控制器设计

测试压缩技术

基于XOR的压缩 · MISR压缩 · 响应压缩与解压缩

测试压缩技术XOR

DFT与BIST联合优化策略

面积开销 · 测试时间 · 功耗的权衡分析

测试点插入(Test Point Insertion)

控制点 · 观测点 · 测试点优化算法

时钟测试与DFT

时钟门控测试 · 时钟分频测试 · 异步时钟域测试

DFT时钟测试

低功耗DFT技术

时钟门控在扫描中的使用 · 功耗感知扫描链排序

测试调度与规划

多核测试调度 · 测试资源分配 · 并行测试策略

测试调度规划

ATPG工具使用

TetraMAX/TestKompr… · 故障仿真 · 测试向量生成

ATPG工具使用

DFT设计规则检查(DRC)

扫描链规则 · 时钟规则 · 异步复位规则检查

测试良率分析

良率损失原因 · 测试数据统计分析 · 良率提升方法

测试良率分析良率损失原因

诊断与调试

扫描链诊断 · BIST故障定位 · 硅后调试技术

层次化DFT设计

模块级DFT · SoC级DFT集成 · 层次化扫描链

模拟与混合信号DFT

ADC/DAC测试 · PLL测试 · 模拟BIST技术

安全扫描链 · 测试模式保护 · 防篡改DFT设计

TSV测试 · 堆叠芯片DFT · 硅中介层测试

DFT与物理设计协同

布局布线对DFT的影响 · 时钟树综合与扫描

DFT物理设计协同

测试接口设计

IEEE 1500标准 · 测试访问机制(TAM) · 测试壳设计

测试接口设计IEEE

自动化DFT流程

脚本化DFT插入 · Tcl/Perl自动化 · EDA工具集成

BIST硬件实现

LFSR设计 · MISR实现 · 比较器与签名分析

BIST硬件实现

测试成本优化

测试时间最小化 · 测试向量压缩 · ATE资源优化

测试成本优化测试时间最小化

先进工艺节点DFT挑战

FinFET测试 · 工艺变异影响 · 可靠性测试

DFT先进工艺节点

DFT与BIST项目实战

完整芯片DFT设计案例 · BIST集成验证 · 测试结果分析