3. 扫描链设计 (Scan Chain)

扫描链是结构化 DFT 的基石，它将普通时序电路中的触发器替换为具有扫描功能的特殊触发器，并在测试模式下将这些触发器串联成一条或多条移位寄存器链。通过扫描链，测试工程师可以直接从芯片引脚控制（扫描输入）和观测（扫描输出）内部节点的状态，从而将复杂的时序测试问题简化为组合逻辑测试问题。

3.1 扫描触发器结构

扫描触发器的核心是在标准 D 触发器的基础上增加一个多路选择器（MUX），用于在正常工作模式（D 端）和测试模式（扫描输入端 SI）之间切换数据来源。常见的扫描触发器结构包括：

• Muxed-D 扫描触发器：最主流的结构，面积和延迟开销小。
• LSSD (Level-Sensitive Scan Design)：使用锁存器对，对时钟毛刺不敏感，但面积较大。
• 时钟门控扫描触发器：集成时钟门控逻辑，用于低功耗设计。

下图展示了 Muxed-D 扫描触发器的内部结构：

3.2 扫描链插入流程

扫描链插入是 DFT 流程中的核心步骤，通常在逻辑综合之后、物理设计之前完成。标准流程如下：

下图展示了从 RTL 到扫描链网表的完整流程：

3.3 扫描使能控制

扫描使能（Scan Enable, SE）信号是扫描链的控制核心，它决定了触发器的工作模式。SE 信号的设计直接影响测试时序和芯片性能。

3.3.1 扫描使能的工作模式

3.3.2 扫描使能网络设计

SE 信号通常是一个全局信号，需要驱动芯片内所有扫描触发器。其设计要点包括：

• 低延迟偏差： 使用 H 树或平衡树结构分配 SE 信号，确保各触发器 SE 端延迟偏差在 100ps 以内。
• 高扇出缓冲： SE 信号扇出可能达到数万甚至数十万，需要插入多级缓冲器（Buffer Tree）来驱动。
• 测试模式隔离： 在正常模式下，SE 信号应保持为 0，且不干扰功能逻辑。通常通过测试模式选择信号（Test Mode）来门控 SE。
• 多链独立控制： 对于多扫描链设计，每条链可以拥有独立的 SE 信号，以实现并行移位或分时测试。

下图展示了扫描使能信号的分配网络：

3.3.3 扫描使能时序约束

在测试综合阶段，需要为 SE 信号设置专门的时序约束，以确保测试模式下的时序收敛：

# 扫描使能时序约束示例 (Synopsys Design Constraints)
# 设置 SE 信号为测试模式输入
set_test_mode -type scan -enable_port [get_ports scan_enable]

# 设置 SE 信号的最大延迟
set_max_delay 2.0 -from [get_ports scan_enable] -to [all_registers -data_pins]

# 设置 SE 信号的时钟偏差约束
set_clock_uncertainty -setup 0.3 [get_clocks test_clock]
set_clock_uncertainty -hold 0.2 [get_clocks test_clock]

# 设置 SE 信号在捕获模式下的时序检查
set_false_path -from [get_ports scan_enable] -to [all_registers -clock_pins] -setup