2. 先进CMOS工艺节点演进：从14nm到3nm及以下节点

自14nm节点以来，CMOS工艺的微缩步伐并未放缓，但技术驱动力已从单纯的物理尺寸缩小转向架构创新与材料工程的协同优化。FinFET架构从14nm的“首次商用”演进至3nm的“极致优化”，并逐步让位于GAA（Gate-All-Around）架构。本章将系统梳理从14nm到3nm及以下节点的技术路线图，并深入剖析光刻、刻蚀、薄膜沉积三大关键工艺挑战。

2.1 技术路线图：从14nm到3nm及以下

下表总结了从14nm到3nm及以下节点的关键工艺特征与演进逻辑：

2.2 关键工艺挑战：光刻

光刻是工艺微缩的“守门员”。从14nm到3nm，光刻技术经历了从193nm浸没式（193i）到极紫外（EUV），再到高数值孔径EUV（High-NA EUV）的跨越。

2.2.1 光刻技术演进路线

• 14nm-10nm： 依赖193i + 自对准双重图形（SADP）甚至四重图形（SAQP）。多重图形导致掩模成本激增、工艺复杂度呈指数级上升。
• 7nm-5nm： EUV（13.5nm波长）逐步导入。单次EUV曝光可替代3-4次193i曝光，显著降低缺陷密度和周期时间。
• 3nm及以下： 高NA EUV（NA=0.55）成为必需。更高的NA带来更高的分辨率（~8nm半节距），但焦深（DOF）急剧缩短，对光刻胶和掩模版平整度提出严苛要求。

2.3 关键工艺挑战：刻蚀

随着鳍片宽度缩小至4nm、纳米片厚度降至3nm，刻蚀工艺面临高深宽比、高选择性和低损伤的三重挑战。

2.3.1 高深宽比刻蚀（HAR Etch）

在3nm节点，鳍片高度与宽度之比（深宽比）超过15:1。刻蚀过程中，离子到达底部前会发生散射，导致底部刻蚀速率下降、侧壁倾斜（Tapering）和微沟槽（Micro-trenching）。

2.3.2 原子层刻蚀（ALE）

ALE通过自限制的吸附-解吸附-刻蚀循环，实现亚纳米级的刻蚀精度。ALE在栅极侧墙（Spacer）和鳍片裁剪（Fin Cut）工艺中已成为标配。

2.4 关键工艺挑战：薄膜沉积

薄膜沉积在先进节点中扮演着“构建”与“保护”的双重角色。从14nm到3nm，沉积技术从传统的PECVD/CVD向原子层沉积（ALD）全面转型。

2.4.1 高k/金属栅极（HKMG）沉积

HKMG是FinFET工艺的基石。从14nm到3nm，HfO₂基高k介质的等效氧化物厚度（EOT）已从~1.2nm缩减至~0.8nm。ALD沉积的精确性直接决定了栅极漏电流和阈值电压（Vt）的均匀性。

2.4.2 功函数金属（WFM）沉积

对于FinFET，需要为NMOS和PMOS分别沉积不同功函数的金属层（如TiAl、TiN）。在3nm节点，由于鳍片间距极小（<30nm），WFM沉积必须实现无空隙填充（Gap-free Fill），否则会导致栅极电阻急剧增大。

2.5 从FinFET到GAA的工艺过渡

3nm节点是FinFET的“末代皇帝”，也是GAA（Gate-All-Around）的“初试啼声”。从工艺整合角度看，从FinFET到GAA的过渡并非颠覆性革命，而是增量式演进：

• 共享工艺： HKMG沉积、自对准接触、应变源漏（SiGe/SiP）等核心模块在GAA中继续沿用。
• 新增挑战： 纳米片释放刻蚀（SiGe牺牲层选择性去除）、内部间隔层（Inner Spacer）形成、底部隔离（Bottom Isolation）等。
• 整合难点： 纳米片厚度（~3nm）的均匀性控制、堆叠纳米片之间的应力管理、寄生电容的优化。

从14nm到3nm及以下，CMOS工艺的演进是一场光刻、刻蚀、薄膜沉积三大工艺的“极限挑战赛”。每一代节点的跨越，都伴随着工艺窗口的收窄和整合难度的陡增。作为工艺整合工程师，理解这些挑战的物理本质和工艺边界，是设计稳健栅极工程方案的前提。