1. FinFET 技术概述
1.1 FinFET 的发明背景
随着 CMOS 工艺节点推进至 22nm 及以下，传统平面 MOSFET 遭遇了严重的物理极限。栅极长度缩短至数十纳米时，沟道下方的耗尽区扩展导致源漏穿通，栅极对沟道的静电控制能力急剧下降。这种现象统称为短沟道效应，包括阈值电压滚降、漏致势垒降低、亚阈值摆幅退化等。
为了延续摩尔定律，业界需要一种全新的器件结构，在不显著增加工艺复杂度的前提下，增强栅极对沟道的静电控制。2000 年代初，加州大学伯克利分校的胡正明教授团队提出了鳍式场效应晶体管概念，即 FinFET。Intel 在 2011 年率先将 FinFET 应用于 22nm 工艺节点，标志着半导体工艺从二维平面进入三维立体时代。
核心驱动力： 平面 MOSFET 在 28nm 以下节点无法有效抑制短沟道效应，FinFET 通过三维栅极包裹沟道，从根本上解决了这一问题。
1.2 与平面 MOSFET 的结构对比
平面 MOSFET 的沟道位于硅表面下方，栅极仅从上方控制沟道。FinFET 则将沟道竖立成类似鱼鳍的薄硅片，栅极从三面包裹鳍片，形成三栅极结构。下表列出两者的关键结构差异：
| 对比维度 | 平面 MOSFET | FinFET |
|---|---|---|
| 沟道形态 | 二维平面，位于硅表面 | 三维鳍片，垂直竖立 |
| 栅极包裹方式 | 单面（顶部）控制 | 三面（顶+两侧）包裹 |
| 沟道宽度定义 | 光刻定义的宽度 W | 鳍片高度 Hfin × 2 + 鳍片宽度 Wfin |
| 源漏结构 | 平面注入形成 | 外延抬升源漏，降低接触电阻 |
| 体偏置效应 | 明显，衬底偏压影响阈值 | 极弱，鳍片底部被氧化层隔离 |
| 短沟道控制 | 差，需复杂 halo 注入 | 优，自然抑制穿通 |
下图直观展示了平面 MOSFET 与 FinFET 在结构上的核心差异：
1.3 FinFET 的关键优势
1.3.1 短沟道效应抑制
FinFET 对短沟道效应的抑制能力主要来源于以下物理机制：
- 增强的栅极静电控制： 三面栅极包裹鳍片，栅极与沟道的耦合面积增大，沟道电势分布更均匀，有效抑制漏致势垒降低效应。
- 薄的鳍片体硅： 鳍片宽度 Wfin 通常仅为 5-10nm，远小于沟道长度，源漏耗尽区难以在薄体硅中扩展，自然阻断穿通路径。
- 近理想亚阈值摆幅： 平面 MOSFET 的亚阈值摆幅通常为 70-80 mV/dec，FinFET 可接近理论极限 60 mV/dec，开关切换更陡峭。
工程要点： 鳍片宽度 Wfin 是 FinFET 工艺中最关键的尺寸之一。Wfin 越窄，短沟道控制越好，但寄生电阻和工艺难度也随之增加。典型 7nm 节点 FinFET 的 Wfin 约为 6-8nm。
下图展示了 FinFET 抑制短沟道效应的物理机制：
1.3.2 漏电流控制
FinFET 在漏电流控制方面相比平面 MOSFET 有显著优势，主要体现在以下方面：
| 漏电流类型 | 平面 MOSFET | FinFET | 改善机制 |
|---|---|---|---|
| 亚阈值漏电 | 高，亚阈值摆幅大 | 低，亚阈值摆幅接近 60 mV/dec | 三面栅极增强沟道关断能力 |
| 栅极漏电 | 高，栅氧化层薄 | 低，可引入高 k 介质 | FinFET 工艺自然兼容高 k/金属栅 |
| 源漏穿通漏电 | 高，短沟道时严重 | 极低，薄体硅阻断 | 鳍片体硅厚度限制耗尽区 |
| 带间隧穿漏电 | 中等 | 低，沟道掺杂浓度低 | FinFET 可降低沟道掺杂，减小隧穿概率 |
工艺注意事项： FinFET 虽然漏电流控制优于平面 MOSFET，但鳍片边缘的寄生电容和自热效应需要额外关注。栅极工程中必须优化栅氧化层厚度和侧壁钝化工艺，避免边缘漏电。
1.3.3 综合性能优势总结
下表汇总了 FinFET 相对于平面 MOSFET 在关键性能指标上的提升：
| 性能指标 | 平面 MOSFET | FinFET | 提升幅度 |
|---|---|---|---|
| 驱动电流 Ion | 基准 | 1.5-2× | 三面沟道增加有效宽度 |
| 关态漏电 Ioff | 基准 | 0.1-0.3× | 增强栅控降低亚阈值漏电 |
| 亚阈值摆幅 SS | 70-80 mV/dec | 60-70 mV/dec | 接近理论极限 |
| DIBL | 100-200 mV/V | 30-60 mV/V | 薄体硅抑制漏致势垒降低 |
| 工作电压 VDD | 0.9-1.2 V | 0.7-0.9 V | 低功耗应用更优 |