4. TSV技术基础：结构、工艺与漏电流关联
硅通孔（Through Silicon Via, TSV）是实现3D集成的核心互连技术。TSV的物理结构、制造工艺以及材料选择，直接决定了3D堆叠芯片的电气性能、机械可靠性以及漏电流特性。本节将系统梳理TSV的基础知识，并重点分析TSV与漏电流之间的内在联系。
4.1 TSV结构解析
TSV本质上是一个垂直穿过硅衬底的导电通道，其典型结构由以下几部分组成：
- 导电填充材料：通常为铜（Cu）、多晶硅（Poly-Si）或钨（W）。铜因其低电阻率（1.68 μΩ·cm）和高热导率成为主流选择。
- 绝缘层（Barrier/Dielectric）：位于TSV导体与硅衬底之间，通常采用SiO₂或SiNₓ，用于防止铜扩散到硅中并提供电隔离。
- 阻挡层（Barrier Layer）：如Ta/TaN或Ti/TiN，用于阻止铜原子穿过绝缘层向硅衬底迁移。
- 焊盘/微凸点（Pad/Micro-bump）：位于TSV两端，用于与上下层芯片或中介层进行互连。
关键指标： TSV的深宽比（Aspect Ratio, AR）是衡量工艺难度的核心参数。AR = 深度 / 直径。先进CMOS工艺中，TSV直径通常为1~10 μm，深度为10~100 μm，AR可达10:1甚至20:1。
4.2 TSV制造工艺流程
TSV的制造工艺主要分为三种技术路线：先通孔（Via-first）、中通孔（Via-middle）和后通孔（Via-last）。在先进CMOS 3D集成中，Via-middle工艺因其与前端工艺兼容性好、寄生效应低而成为主流。
以下为Via-middle TSV的典型制造步骤：
| 步骤 | 工艺名称 | 关键参数/材料 | 对漏电流的影响 |
|---|---|---|---|
| 1 | 深反应离子刻蚀（DRIE） | SF₆/C₄F₈ 循环刻蚀，AR > 10:1 | 侧壁粗糙度影响后续绝缘层覆盖质量 |
| 2 | 绝缘层沉积 | PECVD SiO₂，厚度 0.1~1 μm | 绝缘层针孔或厚度不均会导致漏电 |
| 3 | 阻挡层/种子层沉积 | PVD Ta/TaN + Cu seed | 阻挡层失效将导致Cu扩散，引发漏电 |
| 4 | 电镀铜填充 | CuSO₄电解液，添加剂控制 | 空洞或缝隙会形成漏电路径 |
| 5 | 化学机械抛光（CMP） | 去除表面多余Cu和阻挡层 | 残留金属颗粒导致表面漏电 |
| 6 | 退火 | 400°C，N₂气氛 | 释放应力，但可能诱发热应力漏电 |
工艺陷阱： DRIE刻蚀过程中产生的“扇形侧壁”（Scalloping）会显著增加绝缘层沉积的难度，导致TSV侧壁的SiO₂厚度不均匀，在尖角处形成电场集中，从而诱发高场漏电流。
4.3 TSV与漏电流的关系
TSV引入的漏电流机制比传统平面互连更为复杂，主要体现在以下几个方面：
4.3.1 绝缘层漏电（IL Leakage）
TSV侧壁的SiO₂绝缘层在承受高电场时（通常 > 5 MV/cm），会通过Fowler-Nordheim隧穿或直接隧穿产生漏电流。随着TSV深宽比增加，侧壁绝缘层的台阶覆盖能力下降，底部和拐角处的绝缘层更薄，漏电风险显著上升。
4.3.2 铜扩散与陷阱辅助漏电
即使阻挡层完好，在高温退火或长期工作应力下，铜原子仍可能沿晶界或缺陷扩散进入硅衬底。铜在硅中形成深能级陷阱（能级位于禁带中央附近），这些陷阱会辅助载流子进行隧穿，导致漏电流呈指数级增加。
4.3.3 热应力诱导的漏电
铜的热膨胀系数（CTE ≈ 17 ppm/K）与硅（CTE ≈ 2.6 ppm/K）严重不匹配。在工艺热循环或芯片工作时，TSV周围会产生显著的机械应力。应力通过压阻效应改变硅的能带结构，导致TSV邻近区域的晶体管阈值电压漂移，进而增加亚阈值漏电流。
设计提示： 在TSV周围设置“应力缓冲环”（Keep-Out Zone, KOZ），通常为TSV半径的1~2倍，可有效隔离热应力对邻近有源器件的影响，从而抑制应力诱导的漏电流。
4.4 TSV漏电流的关键参数与测试
在工程实践中，通常通过以下参数评估TSV的漏电流性能：
| 参数 | 符号 | 典型规格 | 测试条件 |
|---|---|---|---|
| 绝缘层漏电流 | Ileak | < 1 pA @ 5V | TSV-to-Substrate |
| 击穿电压 | VBD | > 20 V | 斜坡电压测试 |
| 铜迁移率 | DCu | < 1×10⁻¹⁴ cm²/s | 高温存储 (HTS) |
| 热应力 (KOZ内) | σmax | < 100 MPa | 微拉曼光谱 |
实战要点： 在3D IC设计阶段，建议对TSV阵列进行“漏电流热图”仿真。通过TCAD工具模拟TSV周围的电场分布和应力分布，可以提前识别漏电流热点区域，从而指导KOZ布局和绝缘层厚度优化。