2. 先进CMOS工艺漏电流机理
在先进CMOS工艺（28nm及以下节点）与3D集成中，漏电流已成为制约功耗、性能与可靠性的核心瓶颈。随着栅氧厚度减薄至1nm以下、沟道掺杂浓度升高以及垂直堆叠带来的热效应耦合，四种主要漏电机制——亚阈值漏电、栅极漏电、栅感应漏电（GIDL）和带带隧穿漏电（BTBT）——在3D堆叠结构中相互叠加，导致静态功耗急剧上升。本章将逐一剖析每种漏电的物理根源、关键影响因素及其在3D集成中的特殊表现。
2.1 亚阈值漏电（Subthreshold Leakage）
亚阈值漏电是MOSFET在栅压VGS低于阈值电压Vth时，源-漏之间形成的弱反型层电流。其物理本质是载流子越过源-漏势垒的扩散电流，由以下公式描述：
I_sub = I_0 × exp( (V_GS - V_th) / (n × V_T) ) × (1 - exp(-V_DS / V_T) )其中，n为亚阈值摆幅因子，VT为热电压（~26mV @ 300K）。在先进节点中，短沟道效应使Vth滚降，导致亚阈值漏电呈指数级增长。
2.2 栅极漏电（Gate Leakage）
栅极漏电由栅氧厚度（Tox）减薄至直接隧穿区（<2nm）引发。载流子通过量子隧穿效应穿过栅介质，形成栅-沟道/栅-源/栅-漏之间的泄漏路径。在HKMG（高k金属栅）工艺中，虽然物理厚度增加，但等效氧化层厚度（EOT）仍小于1nm，隧穿电流不可忽略。
| 漏电组分 | 物理机制 | 关键影响因素 | 3D集成影响 |
|---|---|---|---|
| 栅-沟道隧穿 | 直接隧穿/Fowler-Nordheim隧穿 | Tox、VGS、栅材料功函数 | TSV应力导致栅氧缺陷增加 |
| 栅-源/栅-漏交叠隧穿 | 边缘增强隧穿 | 交叠长度、横向掺杂梯度 | 3D堆叠热预算使掺杂扩散加剧 |
| 栅-衬底隧穿 | 带边隧穿 | 衬底掺杂浓度、界面态密度 | 底部晶圆界面质量退化 |
2.3 栅感应漏电（GIDL）
栅感应漏电（Gate-Induced Drain Leakage）发生在MOSFET关断状态（VGS=0，VDS=VDD）时。栅-漏交叠区下方形成强电场，使漏极耗尽层中的载流子通过带带隧穿或陷阱辅助隧穿进入沟道。GIDL电流随VDS增大呈指数上升，在3D堆叠中因电源电压未按比例降低而更加突出。
- 物理根源： 栅-漏交叠区的横向电场引发能带弯曲，价带电子隧穿至导带。
- 关键参数： 栅-漏交叠长度（Lov）、漏极掺杂浓度（ND）、栅氧厚度（Tox）。
- 3D集成恶化因素： 底部晶圆因TSV应力导致Lov增大；热效应使VDS有效值升高。
2.4 带带隧穿漏电（BTBT）
带带隧穿（Band-to-Band Tunneling）发生在高掺杂PN结（如源/漏-衬底结）反偏时。当反偏电压使能带重叠超过禁带宽度，价带电子直接隧穿至导带，产生大电流。BTBT在先进节点中因掺杂浓度升高（>1020 cm-3）而显著增强。
| 漏电类型 | 主导区域 | 电压依赖性 | 温度依赖性 | 3D集成敏感度 |
|---|---|---|---|---|
| 亚阈值漏电 | 沟道 | 指数（VGS） | 强（~2×/10°C） | 高（热耦合） |
| 栅极漏电 | 栅-沟道/源/漏 | 指数（Tox） | 弱 | 中（应力影响） |
| GIDL | 栅-漏交叠 | 指数（VDS） | 中 | 高（VDS未缩放） |
| BTBT | PN结耗尽区 | 指数（V反偏） | 弱 | 中（掺杂扩散） |
2.5 3D集成中的漏电耦合效应
在3D堆叠结构中，四种漏电机制并非独立存在，而是通过热-电-应力耦合相互增强：
- 热耦合： 底部逻辑层的亚阈值漏电和GIDL产生焦耳热，使堆叠温度升高10~30°C，进而使上层存储器的亚阈值漏电加倍。
- 应力耦合： TSV和微凸点引入的机械应力改变载流子迁移率和能带结构，使GIDL和BTBT的阈值电压偏移50~100mV。
- 电源噪声耦合： 3D IC中电源分配网络（PDN）阻抗增大，VDS波动使GIDL和BTBT动态变化。
2.6 本章小结
先进CMOS工艺中的四种漏电流机理——亚阈值漏电、栅极漏电、GIDL和BTBT——各自具有不同的物理根源、电压/温度依赖性和工艺敏感度。在3D集成中，这些漏电机制通过热-电-应力耦合相互放大，使静态功耗成为系统设计的首要约束。理解每种漏电的微观机理，是后续章节中制定漏电流抑制方案（如多阈值设计、背偏置、电源门控、应力工程等）的理论基础。