1. 3D集成概述：技术演进、优势挑战与漏电流问题的核心地位
1.1 3D IC技术发展历程
3D集成技术并非一蹴而就，而是经历了从封装级集成到晶圆级单片集成的渐进式演进。其核心驱动力始终是：在延续摩尔定律的同时，突破互连瓶颈、提升系统性能、降低功耗与面积。
| 阶段 | 时间范围 | 关键技术 | 典型特征 |
|---|---|---|---|
| 1.0 封装级堆叠 | 2000s – 2010s | PoP、SiP、MCP | 芯片间通过引线键合或基板互连，集成密度低，TSV未普及 |
| 2.0 TSV+微凸点 | 2010s – 2020s | TSV、微凸点、混合键合 | 垂直互连密度大幅提升，HBM、3D NAND量产 |
| 3.0 单片3D IC | 2020s – 至今 | Sequential 3D、CFET、纳米片 | 晶体管级垂直堆叠，层间互连间距进入nm级，热与漏电挑战尖锐 |
关键洞察： 从封装堆叠到单片3D，互连密度提升了3~4个数量级，但同时也将漏电流问题从“芯片级”推向了“晶体管级”和“层间界面级”。
1.2 3D集成的核心优势与关键挑战
核心优势
- 性能提升： 垂直互连大幅缩短关键路径延迟，减少RC延迟30%~50%。
- 功耗降低： 片间互连长度缩短，驱动功耗降低40%~60%。
- 带宽密度： TSV/混合键合提供Tbps级/mm²带宽，远超2D片外互连。
- 异构集成： 不同工艺节点、功能模块（逻辑、存储、模拟、MEMS）可独立优化后堆叠。
- 面积效率： 芯片面积不再受限于光刻场尺寸，可实现“More than Moore”扩展。
关键挑战
| 挑战维度 | 具体问题 | 对漏电流的影响 |
|---|---|---|
| 热管理 | 垂直堆叠导致热密度倍增，热点温度可达120°C+ | 温度每升高10°C，漏电流约翻倍 |
| 电源完整性 | TSV/微凸点引入额外IR drop，层间供电不均 | 低Vdd区域亚阈值漏电增加 |
| 工艺兼容性 | 顶层器件经历多次热预算，影响掺杂分布 | 结漏电、GIDL恶化 |
| 测试与良率 | 中间层不可直接探测，缺陷难以定位 | 漏电路径隐蔽，测试覆盖率下降 |
| 机械应力 | TSV与层间介质CTE失配，引入应力 | 应力诱导带隙变窄，增加BTBT漏电 |
⚠ 实战警示： 在3D IC设计中，热与漏电形成正反馈闭环——漏电流产生热量，热量进一步加剧漏电。若不从架构层和工艺层协同抑制，系统功耗将失控。
1.3 漏电流问题的核心地位
在先进CMOS工艺（7nm及以下）与3D集成的双重背景下，漏电流已从“次要寄生效应”上升为决定芯片功耗、性能、可靠性的首要限制因素。其核心地位体现在以下三个层面：
- 功耗占比急剧攀升： 在7nm节点，静态漏电功耗已占芯片总功耗的30%~50%；在3D堆叠场景中，底层高温区漏电可占总功耗的60%以上。
- 热失控风险： 漏电流与温度的正反馈效应在3D结构中尤为危险——垂直堆叠使散热路径变长，局部热点无法有效扩散，导致漏电-发热-升温-漏电加剧的恶性循环。
- 可靠性退化加速： 高漏电流意味着高电场和高载流子注入，加速BTI、HCI、TDDB等老化效应，使3D IC的寿命预期从10年缩短至3~5年。
💡 实战视角： 本课程将聚焦三大漏电流抑制路径——工艺级（高k/金属栅、应变工程、沟道掺杂优化）、设计级（多Vt库、电源门控、自适应偏置）、架构级（热感知布局、层间漏电隔离、动态电压频率调整）。三者缺一不可。
1.4 漏电流的物理机制与分类
在先进CMOS工艺中，漏电流的主要物理机制包括：
| 漏电类型 | 物理机制 | 工艺敏感参数 | 3D集成放大因素 |
|---|---|---|---|
| 亚阈值漏电 (Isub) | VGS < Vth时载流子扩散 | Vth、SS、温度 | 层间温度梯度、Vth失配 |
| 栅极漏电 (Igate) | 栅氧化层直接隧穿/FN隧穿 | EOT、高k材料、界面质量 | 多层工艺热预算导致界面退化 |
| 栅诱导漏极漏电 (GIDL) | 栅漏交叠区带间隧穿 | 栅漏交叠长度、掺杂梯度 | TSV应力诱导能带弯曲 |
| 结漏电 (Ijunction) | PN结反向偏置扩散/产生电流 | 掺杂浓度、温度、缺陷密度 | 多次热工艺引入深能级缺陷 |
| BTBT漏电 | 高电场下带间隧穿 | 沟道掺杂、源漏工程 | 机械应力减小带隙 |
实战要点： 在3D IC中，亚阈值漏电和结漏电受温度影响最大，是热管理设计的首要关注对象；GIDL和BTBT则对工艺应力和掺杂分布高度敏感，需要在工艺开发阶段提前优化。
1.5 本章小结
- 3D IC技术已进入单片集成时代，漏电流问题从“次要”变为“核心”。
- 3D集成的热、应力、工艺兼容性挑战直接放大各类漏电机制。
- 漏电流抑制需要工艺-设计-架构三层协同，单一手段无法满足先进节点要求。
- 本课程后续章节将逐一深入每种漏电抑制方案的原理、仿真、版图实现与测试验证。