4. 迁移率增强原理：应力工程、晶向选择、沟道掺杂优化与能带结构
在 FinFET 架构中，迁移率增强是提升驱动电流与开关速度的核心手段。随着节点微缩，传统等比例缩放带来的性能增益逐渐饱和，必须借助应力工程、晶向优化与掺杂调控等手段，从能带结构与散射机制层面提升载流子输运效率。本节将系统阐述这些技术的物理原理与工程实现路径。
核心观点： 迁移率增强的本质是降低有效质量（通过应力与晶向）与减少散射概率（通过掺杂优化与能带工程）。FinFET 的三维结构为单轴/双轴应力提供了独特的工艺窗口。
4.1 应力工程：单轴与双轴应力
应力通过改变半导体晶格常数，进而调制能带结构（能带分裂与弯曲），最终降低载流子的电导有效质量或抑制谷间散射。在 FinFET 中，应力可分为全局应力（双轴）与局部应力（单轴）两类。
| 应力类型 | 施加方式 | 对 NMOS 迁移率影响 | 对 PMOS 迁移率影响 | FinFET 兼容性 |
|---|---|---|---|---|
| 双轴张应力 | SiGe 虚拟衬底、应变 SOI | ↑ 电子迁移率提升 ~50% | ↑ 空穴迁移率提升 ~20% | 全局应力，鳍片高度受限时易弛豫 |
| 单轴张应力 | CESL 应力衬垫、SMT | ↑ 电子迁移率提升 ~30% | ↓ 或无明显增益 | 沿沟道方向，工艺可控性好 |
| 单轴压应力 | SiGe S/D、SiGe 沟道 | ↓ 电子迁移率下降 | ↑ 空穴迁移率提升 ~100% | 嵌入式源漏，FinFET 主流方案 |
工程实践提示： 在 FinFET 中，单轴应力比双轴应力更具优势。因为鳍片窄且高，双轴应力在鳍片顶部容易通过晶格弛豫释放，而单轴应力沿沟道方向（<110> 或 <100>）可被有效保持。
4.2 晶向选择：衬底取向与沟道方向
载流子迁移率在硅晶体中具有显著的各向异性。对于 FinFET，鳍片侧壁与顶面的晶向决定了沟道中载流子的输运特性。标准 (100) 衬底配合 <110> 沟道方向是传统选择，但在 FinFET 中，(110) 侧壁对空穴迁移率有独特优势。
- (100) 衬底 / <110> 沟道： 电子迁移率最高（~270 cm²/V·s），空穴迁移率中等（~100 cm²/V·s）。NMOS 性能最优，PMOS 需额外应力增强。
- (110) 衬底 / <110> 沟道： 空穴迁移率最高（~200 cm²/V·s），电子迁移率严重退化（~80 cm²/V·s）。适合 PMOS 专用鳍片。
- 混合晶向技术： 在同一芯片上集成 (100) 与 (110) 衬底区域，NMOS 做在 (100) 上，PMOS 做在 (110) 上。工艺复杂度高，但迁移率增益显著。
| 晶向组合 | 电子迁移率 (cm²/V·s) | 空穴迁移率 (cm²/V·s) | FinFET 实现难度 | 典型应用 |
|---|---|---|---|---|
| (100) / <110> | 270 | 100 | 低（标准工艺） | 主流 CMOS FinFET |
| (100) / <100> | 240 | 80 | 低 | 低功耗器件 |
| (110) / <110> | 80 | 200 | 中（需选择性外延） | PMOS 专用 FinFET |
| 混合晶向 | 270 (NMOS 区) | 200 (PMOS 区) | 高（键合/选择性外延） | 高性能 SoC |
4.3 沟道掺杂优化：阈值调控与散射权衡
沟道掺杂浓度直接影响阈值电压（Vth）与载流子迁移率。高掺杂浓度会增强库仑散射与杂质散射，导致迁移率退化。在 FinFET 中，由于鳍片近乎本征（轻掺杂），迁移率退化问题较平面器件有所缓解，但仍需精细优化。
设计权衡： 沟道掺杂浓度每增加 1×10¹⁸ cm⁻³，电子迁移率下降约 30-40%。在 FinFET 中，应优先采用功函数金属调控 Vth，而非依赖沟道掺杂，以保留迁移率优势。
| 掺杂策略 | 掺杂浓度 (cm⁻³) | 迁移率影响 | Vth 控制 | FinFET 适用性 |
|---|---|---|---|---|
| 本征沟道 | < 1×10¹⁵ | 最高迁移率（无杂质散射） | 完全依赖功函数金属 | 理想情况，工艺难度高 |
| 轻掺杂 | 1×10¹⁷ ~ 1×10¹⁸ | 迁移率下降 ~10-20% | 功函数金属为主，掺杂微调 | 主流方案（7nm 及以下） |
| 中掺杂 | 1×10¹⁸ ~ 5×10¹⁸ | 迁移率下降 ~30-50% | 掺杂与功函数共同作用 | 早期 FinFET（14/16nm） |
| 重掺杂（晕环/口袋） | > 5×10¹⁸ | 迁移率严重退化（> 50%） | 强 Vth 钉扎 | 不推荐，短沟道效应严重 |
4.4 能带结构与散射机制
迁移率增强的最终物理根源在于能带结构的调制与散射机制的抑制。应力与晶向选择通过以下方式改变能带结构：
- 能带分裂（Band Splitting）： 应力使简并能谷（如硅导带的 Δ 谷）发生能量分裂，载流子优先占据低有效质量的能谷，降低电导有效质量。
- 能带弯曲（Band Warping）： 价带顶的重空穴带与轻空穴带在应力下发生弯曲与混合，空穴有效质量沿特定方向显著降低。
- 谷间散射抑制： 能谷分裂后，谷间散射（f 散射与 g 散射）的概率降低，因为散射需要声子能量匹配，分裂后的能谷间距增大。
| 散射机制 | 物理来源 | 对迁移率的影响 | 应力/晶向优化策略 |
|---|---|---|---|
| 声子散射 | 晶格振动（声子） | 高温下主导，μ ∝ T-1.5 | 应力降低有效质量，间接降低声子散射率 |
| 库仑散射 | 电离杂质、界面电荷 | 低温/低场下显著 | 轻掺杂沟道、高 k 界面优化 |
| 表面粗糙度散射 | 栅氧化层/沟道界面粗糙 | 高垂直场下主导 | FinFET 侧壁平滑工艺、晶向优化 |
| 谷间散射 | 不同能谷之间的电子跃迁 | 高能电子散射率增加 | 应力诱导能谷分裂，抑制谷间散射 |
4.5 综合工程实践：迁移率增强的协同优化
在实际 FinFET 工艺中，迁移率增强并非单一技术的应用，而是应力工程、晶向选择、掺杂优化与能带调制的协同结果。以下是一个典型的 7nm FinFET 迁移率增强流程：
- 衬底选择： 采用 (100) 衬底，NMOS 与 PMOS 共用，通过选择性外延在 PMOS 区域引入 (110) 晶向鳍片（混合晶向技术）。
- 沟道掺杂： 沟道保持轻掺杂（~5×10¹⁷ cm⁻³），Vth 通过 TiN/TaN 功函数金属叠层调控。
- 应力施加： PMOS 采用嵌入式 SiGe S/D（Ge 含量 35-45%），沿 <110> 方向施加单轴压应力；NMOS 采用 CESL 张应力衬垫（SiN，应力 ~1.5 GPa）。
- 能带验证： 通过 TCAD 仿真（如 Sentaurus）验证能带分裂量（ΔE ≥ 60 meV）与有效质量降低（m* 降低 20-30%）。
- 散射评估： 蒙特卡洛模拟评估谷间散射率，确保应力诱导的能谷分裂有效抑制了 f 散射与 g 散射。
工程实践总结： 迁移率增强的物理本质是“降低有效质量 + 抑制散射”。在 FinFET 中，单轴应力（SiGe S/D 与 CESL）与轻掺杂沟道是实现这一目标的最优组合。晶向选择（PMOS 用 (110)）可额外提供 50-100% 的空穴迁移率增益。TCAD 仿真在能带结构与散射机制分析中扮演着不可替代的角色。