1. FinFET技术概述：结构演进、平面MOSFET对比与迁移率增强物理机制
1.1 FinFET结构演进：从平面到三维的里程碑
FinFET（鳍式场效应晶体管）的核心思想是将沟道从平面“立起来”，形成类似鱼鳍的薄硅体，栅极从三面包裹沟道，从而在物理上抑制短沟道效应（SCE）。其结构演进经历了以下关键阶段：
- 第一代（单鳍/单栅）：沟道宽度由鳍高决定，栅极仅包裹顶部和两侧，沟道掺杂较高，迁移率受限。
- 第二代（多鳍/多栅）：通过并联多个鳍增加驱动电流，引入应变SiGe源漏提升空穴迁移率。
- 第三代（高k/金属栅 + 应变工程）：采用HfO₂基高k介质与TiN/Al/TiN金属栅堆叠，结合源漏嵌入SiGe（PMOS）或SiC（NMOS）产生单轴应变。
- 第四代（纳米片/纳米线过渡）：在7nm节点以下，FinFET面临鳍宽极限，逐步转向GAA（环绕栅极）纳米片结构，但FinFET仍是当前主流量产方案。
工程要点： FinFET的鳍高（H_fin）与鳍宽（W_fin）之比（宽高比）通常为3:1~4:1，典型W_fin = 5~8 nm，H_fin = 20~40 nm。鳍宽越窄，栅控能力越强，但寄生电阻和鳍边缘粗糙度（LER）会恶化迁移率。
1.2 平面MOSFET vs FinFET：关键差异对比
平面MOSFET在28nm节点以下遭遇严重的短沟道效应（DIBL、Vth滚降、亚阈值摆幅退化），而FinFET通过三维栅控结构从根本上缓解了这些问题。下表从器件物理和工艺角度对比两者的核心差异：
| 对比维度 | 平面MOSFET | FinFET | 对迁移率的影响 |
|---|---|---|---|
| 沟道形态 | 二维平面（x-y平面） | 三维鳍状（x-y-z立体） | FinFET沟道更薄，量子限制增强，有效质量变化 |
| 栅极包裹 | 单面（顶部） | 三面（顶部+两侧） | 三面栅控降低横向电场，减少表面粗糙散射 |
| 沟道掺杂 | 高掺杂（~1018 cm-3） | 轻掺杂/本征（~1015 cm-3） | 低掺杂减少电离杂质散射，迁移率提升30%~50% |
| 有效沟道宽度 | Wmask（光刻定义） | Weff = 2×Hfin + Wfin | 相同版图面积下Weff更大，驱动电流更高 |
| 应变工程 | 全局应变（SiGe衬底） | 局部应变（嵌入式源漏） | 局部单轴应变更高效，迁移率增益可达2× |
| 寄生电容 | 栅-源/漏交叠电容较小 | 栅-源/漏边缘电容（Cfringe）显著增大 | 寄生电容增加会降低电路速度，抵消部分迁移率增益 |
设计启示： FinFET的迁移率优势主要来自低沟道掺杂和应变工程，但寄生电容（尤其是栅-漏边缘电容Cgd,fringe）会引入额外的RC延迟。在后续章节中，我们将重点分析寄生电容如何影响有效迁移率提取，以及如何通过TCAD仿真优化结构参数。
1.3 迁移率增强的物理机制
FinFET架构中迁移率增强的物理机制可归纳为以下四个核心途径：
- 低沟道掺杂（减少电离杂质散射）：FinFET采用轻掺杂或本征沟道，电离杂质散射率与掺杂浓度成正比（μ ∝ 1/Ni），低掺杂直接提升迁移率。
- 单轴应变（改变能带结构与有效质量）：嵌入式SiGe源漏对PMOS沟道施加单轴压应变，使重空穴带（HH）与轻空穴带（LH）分裂，降低空穴有效质量（mh*），提升空穴迁移率。NMOS则通过SiC源漏施加单轴张应变，降低电子有效质量。
- 三面栅控（降低垂直电场）：平面MOSFET中栅极电场垂直穿过沟道，导致强表面反型层散射；FinFET中三面栅控使电场分布更均匀，峰值电场降低，表面粗糙散射减弱。
- 量子限制效应（子带工程）：当鳍宽Wfin < 10 nm时，量子限制导致能带分裂成子带，载流子占据低有效质量子带，迁移率进一步提升。但过强的量子限制会增大阈值电压，需权衡。
1.4 迁移率增强与寄生电容的工程权衡
迁移率增强并非没有代价。在FinFET中，为了获得更高的驱动电流和迁移率，通常需要：
- 增加鳍高（Hfin）：增大Weff，但同时也增大了栅-漏/源边缘电容（Cfringe），因为栅极与源漏之间的耦合面积增加。
- 采用高k介质：降低等效氧化层厚度（EOT），增强栅控，但高k介质与金属栅之间的功函数失配会引入额外的界面陷阱，影响迁移率。
- 嵌入应变源漏：SiGe源漏在提升空穴迁移率的同时，会引入额外的寄生电阻和电容，且SiGe与Si界面处的缺陷会散射载流子。
关键矛盾： 迁移率提升 → 驱动电流增大 → 电路速度提升，但寄生电容增大 → RC延迟增加 → 抵消速度增益。因此，FinFET的优化必须在迁移率增强与寄生电容控制之间找到平衡点。这正是本课程的核心主题——通过寄生电容分析指导FinFET架构的迁移率增强工程实践。