2、寄生电容基础：MOS电容模型、栅极-源极/漏极重叠电容、边缘场电容、寄生电容对电路延迟的影响
2.1 MOS电容基础模型
在FinFET架构中，寄生电容的精确建模是理解器件高频性能和电路延迟的关键。MOS电容模型是分析所有寄生分量的起点，其核心由三个基本电容分量构成：
- 栅氧化层电容（Cox）：由栅极与沟道之间的介质层决定，Cox = εox / tox，单位面积电容随鳍片高度和宽度增加而增大。
- 耗尽层电容（Cdep）：在沟道耗尽状态下，耗尽区宽度随偏压变化，Cdep = εsi / Wdep，与衬底掺杂浓度和偏置电压强相关。
- 反型层电容（Cinv）：当沟道强反型时，反型电荷屏蔽了耗尽层，总电容趋近于Cox。
关键指标： FinFET的Cox通常比平面MOSFET高15%-25%，因为三维鳍片结构增加了有效栅极-沟道耦合面积，但同时也引入了额外的寄生路径。
下表总结了MOS电容在不同工作区的等效模型：
| 工作区 | 沟道状态 | 等效电容模型 | 主导分量 |
|---|---|---|---|
| 积累区（VG < VFB） | 多数载流子积累 | Cox串联Cacc | Cox |
| 耗尽区（VFB < VG < VTH） | 耗尽层扩展 | Cox串联Cdep | Cdep（随偏压变化） |
| 反型区（VG > VTH） | 强反型沟道形成 | Cox || Cinv | Cox（反型屏蔽） |
工程提示： 在迁移率增强的FinFET设计中，Cdep的偏压依赖性直接影响阈值电压调整和短沟道效应抑制，需通过TCAD仿真精确提取C-V曲线。
2.2 栅极-源极/漏极重叠电容（Cov）
栅极-源极/漏极重叠电容（Cov）是FinFET寄生电容中最显著的分量之一，来源于栅极与源/漏扩展区（Lov）之间的物理重叠。在FinFET中，由于鳍片的三维结构，Cov的计算比平面器件更复杂：
- 平面MOSFET：Cov = Cox × W × Lov，其中W为沟道宽度，Lov为重叠长度。
- FinFET：Cov = Cox × (2Hfin + Wfin) × Lov × Nfin，其中Hfin为鳍片高度，Wfin为鳍片宽度，Nfin为并联鳍片数量。
设计风险： 重叠电容Cov随鳍片高度线性增加。在迁移率增强工艺中，若为提高驱动电流而增加Hfin，Cov会同步增大，导致电路延迟恶化。必须通过TCAD优化Lov和侧墙厚度来平衡。
下表对比了平面MOSFET与FinFET的Cov关键参数：
| 参数 | 平面MOSFET | FinFET | 对Cov的影响 |
|---|---|---|---|
| 有效宽度 | W（单平面） | 2Hfin + Wfin | FinFET有效宽度更大，Cov更高 |
| 重叠长度 | Lov（光刻决定） | Lov（侧墙+光刻） | FinFET侧墙工艺可微调Lov |
| 单位电容 | Cox（平面） | Cox（三维） | FinFET的Cox因鳍片侧壁略高 |
| 典型Cov值 | 0.3-0.5 fF/μm | 0.6-1.2 fF/μm | FinFET的Cov约为平面器件的2倍 |
2.3 边缘场电容（Cf）
边缘场电容（Cf）源于栅极侧壁与源/漏区之间的电场线弯曲效应，在FinFET中尤为显著。由于鳍片顶部和侧壁的电场分布不均匀，边缘场电容可分解为三个主要分量：
- 栅极侧壁-源/漏侧壁电容（Cf,side）：栅极侧壁与源/漏扩展区侧壁之间的耦合，受侧墙厚度（tspacer）强烈影响。
- 栅极顶部-源/漏顶部电容（Cf,top）：栅极顶部边缘与源/漏区顶部之间的电场耦合，在鳍片高度较大时不可忽略。
- 栅极-衬底边缘电容（Cf,sub）：栅极边缘通过埋氧层与衬底之间的寄生耦合，通常较小但影响衬底噪声。
工程实践： 边缘场电容与侧墙材料介电常数（k）成正比。采用低k侧墙（如SiOC，k≈2.8）替代传统SiN（k≈7.5）可降低Cf约30%-40%，是迁移率增强工艺中的关键优化手段。
边缘场电容的解析模型可近似为：
C_f = ε_spacer × (W_fin + 2H_fin) × ln(1 + t_spacer / t_ox) × N_fin其中εspacer为侧墙介电常数，tspacer为侧墙厚度，tox为栅氧化层厚度。
2.4 寄生电容对电路延迟的影响
寄生电容直接影响CMOS电路的开关延迟，其核心关系由RC延迟模型描述：
τ = R_eq × C_total
其中：
τ = 电路延迟（传播延迟）
R_eq = 等效导通电阻（与迁移率μ相关）
C_total = 总负载电容 = C_gate + C_ov + C_f + C_junction + C_wire在FinFET迁移率增强工程中，寄生电容对延迟的影响体现在以下三个层面：
- 本征延迟退化：即使迁移率μ提升使R_eq降低20%，若C_total同步增加15%，净延迟改善仅约5%。寄生电容的增量会部分抵消迁移率增强的收益。
- 动态功耗上升：Pdynamic = α × f × C_total × VDD²，寄生电容每增加10%，动态功耗线性增加10%，对低功耗设计构成挑战。
- 频率响应限制：截止频率fT = gm / (2π × C_total)，C_total增大会直接降低fT，限制器件在射频和高速数字电路中的应用。
设计权衡： 迁移率增强（如应变SiGe、高k金属栅）通常伴随寄生电容增加。工程实践中需通过TCAD仿真建立“迁移率-电容-延迟”三维优化空间，找到PPA（性能、功耗、面积）最优解。
下表总结了寄生电容各分量对电路延迟的贡献权重：
| 寄生电容分量 | 典型占比（7nm FinFET） | 对延迟的影响程度 | 优化方向 |
|---|---|---|---|
| Cov（重叠电容） | 40%-50% | 高 | 减小Lov、优化侧墙工艺 |
| Cf（边缘场电容） | 15%-25% | 中 | 低k侧墙、增大tspacer |
| Cgate（本征栅电容） | 15%-20% | 中 | 高k介质、金属栅功函数优化 |
| Cjunction（结电容） | 5%-10% | 低 | 轻掺杂漏极（LDD）优化 |
| Cwire（互连电容） | 5%-10% | 低 | 低k层间介质、铜互连 |
2.5 寄生电容提取与工程实践要点
在FinFET迁移率增强工艺开发中，寄生电容的精确提取和优化是工程实践的核心环节。以下是基于TCAD仿真的标准工作流程：
- 结构建模：在TCAD工具（如Sentaurus、Victory）中构建3D FinFET结构，包含栅极、侧墙、源/漏扩展区、鳍片和衬底。
- 网格划分：在栅极-源/漏重叠区和侧墙区域进行局部网格加密，确保电容提取精度。
- 物理模型选择：启用量子修正模型（密度梯度法）和迁移率模型（如Lombardi模型），确保仿真与实测匹配。
- 电容提取：使用AC小信号分析（频率1 MHz-1 GHz）提取Cgg、Cgs、Cgd、Cgb等寄生电容分量。
- 延迟评估：将提取的寄生电容导入SPICE网表，结合R_eq计算环形振荡器延迟，验证PPA指标。
常见陷阱： 在TCAD仿真中，若网格密度不足（尤其在侧墙与鳍片交界处），Cf的提取误差可达20%以上。建议在关键区域设置网格尺寸 < 1 nm，并执行网格收敛性验证。
下表列出了寄生电容优化中常用的工程措施及其效果：
| 优化措施 | 目标电容 | 预期降低幅度 | 对迁移率的影响 |
|---|---|---|---|
| 采用低k侧墙（SiOC, k=2.8） | Cf | 30%-40% | 无直接影响 |
| 减小重叠长度Lov（5 nm→3 nm） | Cov | 20%-30% | 可能增加接触电阻 |
| 优化鳍片高度Hfin（降低10%） | Cov + Cf | 10%-15% | 降低驱动电流 |
| 高k介质（HfO₂替代SiO₂） | C |