4. 高迁移率沟道材料：Ge、SiGe、III-V族化合物半导体（InGaAs）的迁移率优势与集成挑战
随着CMOS工艺节点进入3nm及以下，传统Si沟道在载流子迁移率上的物理极限已成为制约器件性能提升的主要瓶颈。为延续摩尔定律，业界将目光投向了具有更高迁移率的沟道材料。本章系统分析Ge、SiGe及InGaAs三种代表性高迁移率材料的物理优势、关键参数及与主流Si工艺集成的核心挑战。
核心观点： 高迁移率材料并非简单替代Si，而是通过局域应变、量子阱沟道或选择性外延等工艺，在Si平台上实现“迁移率增强”与“寄生电容控制”的协同优化。
4.1 材料迁移率对比与物理机制
载流子迁移率（μ）直接决定器件的饱和电流（IDsat）和跨导（gm）。下表对比了Si、Ge、SiGe及InGaAs在室温下的关键输运参数：
| 材料 | 电子迁移率 (cm²/V·s) |
空穴迁移率 (cm²/V·s) |
禁带宽度 (eV) |
相对介电常数 | 晶格常数 (Å) |
|---|---|---|---|---|---|
| Si（体硅） | ~1350 | ~480 | 1.12 | 11.9 | 5.431 |
| Ge | ~3900 | ~1900 | 0.66 | 16.0 | 5.658 |
| Si0.7Ge0.3 | ~1100 | ~800 | 0.9–1.0 | ~13.0 | 5.50–5.55 |
| In0.53Ga0.47As | ~10000 | ~300 | 0.74 | 13.9 | 5.869 |
迁移率增强机制： Ge和InGaAs的高电子迁移率主要源于其更小的电子有效质量（m*e）。Ge的空穴迁移率优势则来自轻空穴带与重空穴带在应变下的能带分裂，有效抑制了带间散射。
4.2 Ge与SiGe：空穴迁移率增强的主力
Ge的空穴迁移率约为Si的4倍，是pMOS沟道材料的理想候选。然而，Ge的禁带宽度仅0.66 eV，导致显著的带间隧穿漏电。SiGe合金通过调节Ge组分，可在迁移率与漏电之间取得折中。
4.2.1 应变SiGe沟道技术
在Si衬底上外延生长SiGe层，由于晶格失配（SiGe晶格常数大于Si），SiGe层受到双轴压应变。该应变使空穴有效质量降低，迁移率进一步提升。典型工艺参数如下：
- Ge组分： 20%–45%，过高则引入位错缺陷。
- 临界厚度： 随Ge组分增加而急剧下降（30% Ge时约10 nm）。
- 迁移率增益： 相比Si pMOS，应变Si0.7Ge0.3沟道空穴迁移率提升2–3倍。
集成挑战： Ge/SiGe与高k栅介质的界面质量差，GeOx易挥发且水溶性高，导致界面态密度（Dit）比Si/SiO2高1–2个数量级。必须采用界面钝化层（如Si3N4或超薄Si cap层）来抑制费米能级钉扎。
4.3 InGaAs：超高速nMOS沟道材料
In0.53Ga0.47As（晶格匹配InP）的电子迁移率高达~10000 cm²/V·s，是Si的7倍以上，且电子饱和速度也显著优于Si。这使得InGaAs成为超高速、低功耗nMOS的理想候选，尤其适用于射频（RF）和光电子集成。
4.3.1 量子阱（QW）沟道结构
为充分发挥InGaAs的迁移率优势，实际器件通常采用InAlAs/InGaAs/InP量子阱结构。InAlAs作为势垒层，将载流子限制在InGaAs沟道内，同时减少电离杂质散射：
典型层结构（从衬底向上）：
1. InP 衬底（半绝缘，Fe掺杂）
2. In0.52Al0.48As 缓冲层（200 nm）
3. In0.53Ga0.47As 沟道层（10–20 nm）
4. In0.52Al0.48As 势垒层（5–10 nm）
5. 栅介质（Al2O3 / HfO2，EOT ~1 nm）
6. 金属栅极（TiN / TaN）
迁移率增强机制： 二维电子气（2DEG）在InGaAs量子阱中形成，由于势垒层与沟道层的导带偏移（ΔEC ~0.5 eV），电子被限制在无掺杂的沟道内，远离电离杂质散射中心，迁移率可进一步提升至12000 cm²/V·s以上。
4.3.2 集成挑战
- 晶格失配与缺陷： InGaAs与Si的晶格失配高达~8%，直接外延会产生高密度穿透位错（~10⁸ cm⁻²），严重降低器件性能。必须采用渐变缓冲层或晶圆键合技术。
- 界面态密度（Dit）： InGaAs与高k介质的界面存在大量悬挂键和As-O键，Dit通常在10¹²–10¹³ eV⁻¹cm⁻²量级，远高于Si体系。需要采用原位钝化（如(NH4)2S处理）或界面层（如Al2O3/InP叠层）。
- 热预算限制： III-V材料在高温下易发生组分互扩散和表面分解，后续工艺温度必须控制在400–500°C以下，与Si CMOS后端工艺兼容性差。
- pMOS缺失： InGaAs的空穴迁移率仅~300 cm²/V·s，远低于Ge，无法单独构建CMOS反相器。必须与Ge或SiGe pMOS异质集成。
4.4 异质集成方案与寄生电容协同优化
将高迁移率材料与Si CMOS平台集成，是当前工艺研发的核心方向。主流方案包括：
| 集成方案 | 工艺描述 | 迁移率增益 | 寄生电容影响 | 成熟度 |
|---|---|---|---|---|
| 全局应变SiGe | 在Si衬底上外延SiGe虚拟衬底，再生长应变Si沟道 | nMOS: 1.5x pMOS: 2x |
SiGe/Si界面引入额外栅电容 | 量产（14nm+） |
| 局域Ge沟道（pMOS） | 在Si衬底上选择性外延Ge，用于pMOS源漏及沟道 | pMOS: 3–4x | Ge/Si异质结电容增加，需优化隔离 | 研发/小批量 |
| III-V/Si晶圆键合 | 在Si晶圆上键合InGaAs/InP薄膜，去除InP衬底 | nMOS: 5–7x | 键合界面引入额外寄生电容 | 研发 |
| 单片3D集成 | 在Si CMOS之上低温外延III-V层，构建上层器件 | nMOS: 5x | 层间介质电容需精细控制 | 前沿探索 |
寄生电容协同优化要点： 高迁移率材料通常具有较高的介电常数（如Ge的εr=16），这会增加栅-沟道之间的寄生电容。必须通过以下手段补偿：
1) 采用高k/金属栅极（HKMG）降低等效氧化层厚度（EOT）；
2) 优化侧墙（spacer）材料和厚度，降低栅-源/漏交叠电容；
3) 在异质界面引入低k介质隔离层（如SiOC或SiO2），抑制边缘电场效应。
1) 采用高k/金属栅极（HKMG）降低等效氧化层厚度（EOT）；
2) 优化侧墙（spacer）材料和厚度，降低栅-源/漏交叠电容；
3) 在异质界面引入低k介质隔离层（如SiOC或SiO2），抑制边缘电场效应。
4.5 工艺集成路线图与关键指标
下表总结了面向不同节点的高迁移率沟道材料工艺集成路线：
| 技术节点 | nMOS沟道 | pMOS沟道 | 关键工艺模块 | 迁移率目标 |
|---|---|---|---|---|
| 7nm / 5nm | 应变Si | 应变SiGe (30–45%) | SiGe BKD / SMT | μe: 1.5x μh: 2.5x |
| 3nm / 2nm | 应变Si / SiGe QW | Ge QW / SiGe Fin | GAA纳米片 / 选择性外延 | μe: 2x μh: 3x |
| 1nm 及以下 | InGaAs QW / 2D材料 | Ge QW / SiGe Fin | III-V/Si键合 / 3D集成 | μe: 5x μh: 4x |
工程启示： 迁移率增强并非孤立优化。在先进节点中，必须同步考虑寄生电容、接触电阻（Rc）和量子限制效应。例如，InGaAs沟道虽然迁移率极高，但其低有效质量导致量子限制能级升高，阈值电压（Vth)调控困难。因此，迁移率增强与寄生电容的协同优化是先进CMOS工艺成功的关键。