1. 课程导论：迁移率增强与寄生电容协同优化的背景与意义

1.1 摩尔定律的延续与物理极限

自1965年戈登·摩尔提出摩尔定律以来，半导体产业遵循“每18-24个月芯片上晶体管数量翻倍”的规律发展了近六十年。然而，进入7nm及以下节点，传统等比例缩小的红利已大幅衰减。单纯依靠缩小栅极长度（L_g）来提升集成度，会引发一系列严峻的物理效应：

• 短沟道效应（SCE）加剧：栅极对沟道的静电控制能力减弱，导致亚阈值摆幅（SS）退化、漏电流（I_off）激增。
• 迁移率退化：沟道掺杂浓度升高、量子限制效应增强以及界面散射加剧，使得载流子迁移率（μ）显著下降。
• 寄生电容占比上升：互连间距缩小、边缘场效应增强，使得栅极-漏极寄生电容（C_gd）和栅极-源极寄生电容（C_gs）在总电容中的比重急剧增加，严重拖累电路开关速度。

1.2 迁移率增强与寄生电容的博弈

下表总结了先进CMOS工艺中常用的迁移率增强技术及其引入的寄生电容代价：

1.3 协同优化的核心挑战

在5nm及以下节点，协同优化面临以下三大技术挑战：

1. 三维器件结构带来的复杂寄生效应：FinFET和GAA（Gate-All-Around）器件的三维结构使得寄生电容的分布更加复杂。例如，FinFET的鳍片顶部和侧壁都会与栅极形成电容，而GAA的纳米片之间的内部间隔层（Inner Spacer）设计直接决定了寄生电容的大小。
2. 工艺-设计协同优化（DTCO）的精度要求：传统的“先开发工艺，再设计电路”的模式已无法满足需求。必须在工艺开发初期就引入电路级仿真，评估迁移率提升与寄生电容变化对环形振荡器（RO）延迟、SRAM读/写裕度等关键指标的综合影响。
3. 新材料引入的可靠性风险：高迁移率材料（如Ge、InGaAs）与Si基衬底之间的晶格失配、热失配以及界面态密度（D_it）问题，不仅影响迁移率，还会导致电容-电压（C-V）特性畸变，增加器件的频率和噪声不稳定性。

1.4 协同优化的技术路径

为了实现迁移率与寄生电容的协同优化，业界和学术界正在探索以下技术路径：

• 侧墙工程（Spacer Engineering）：采用低k介质（如SiOCN，k≈4.0-4.5）替代传统的Si₃N₄（k≈7.0）作为栅极侧墙，直接降低栅极-源漏交叠电容。同时，通过优化侧墙厚度和形状（如“L型”或“Σ型”侧墙）来平衡应力传递与电容减小。
• 内部间隔层（Inner Spacer）优化：在GAA器件中，在纳米片之间插入低k内部间隔层，可以有效切断栅极与源漏之间的寄生电容耦合路径。这是GAA工艺中协同优化的关键步骤。
• 应变工程与电容解耦：开发新型应力源结构，如“应力记忆技术（SMT）”与“嵌入式SiC源漏”的组合，在提升迁移率的同时，通过优化源漏形状（如提升式源漏（RSD）的高度和掺杂分布）来最小化交叠电容。
• EDA工具驱动的协同仿真流程：利用TCAD（工艺与器件仿真）与SPICE（电路仿真）的迭代循环，建立“工艺参数→器件特性（迁移率、电容）→电路性能（延迟、功耗）”的闭环优化流程。

1.5 协同优化流程概览

下图展示了先进CMOS工艺中迁移率增强与寄生电容协同优化的典型流程。该流程强调从工艺参数到电路性能的闭环反馈，是DTCO理念的核心体现。

1.6 本课程的学习目标与内容框架

本课程将围绕“协同优化”这一核心主题，系统性地讲解以下内容：