3. 应变硅技术原理：单轴应变与双轴应变，SiGe源漏与SiN应力衬垫技术
随着CMOS工艺节点进入45nm以下，传统等比例缩小的迁移率退化问题日益严峻。应变硅（Strained Silicon）技术通过在沟道区域引入机械应力，改变硅的能带结构，从而显著提升载流子迁移率，成为先进工艺中迁移率增强的核心手段。本章深入解析应变硅的物理原理、单轴与双轴应变的差异，以及两种主流工艺实现方案：SiGe源漏（SiGe S/D）与SiN应力衬垫（Stress Liner）。
3.1 应变硅的物理基础：应力如何提升迁移率
应变硅的基本原理是在沟道硅晶格中引入拉伸或压缩应变，改变能带结构，从而降低载流子的有效质量（m*）或减少谷间散射。对于NMOS，拉伸应变（Tensile Strain）沿沟道方向降低电子有效质量；对于PMOS，压缩应变（Compressive Strain）沿沟道方向提升空穴迁移率。
关键物理机制：
- 能带分裂：应变使导带/价带的简并能级分裂，载流子优先占据低有效质量能谷。
- 散射抑制：应变改变声子散射率，降低谷间散射概率。
- 有效质量降低：沿沟道方向的电导有效质量（mc）减小。
3.2 单轴应变 vs 双轴应变
根据应力施加的方向和维度，应变硅技术分为双轴应变（Biaxial Strain）和单轴应变（Uniaxial Strain）两大类。双轴应变在沟道平面内两个方向（X和Y）同时施加应力，而单轴应变仅沿沟道长度方向（X）施加应力。
| 对比维度 | 双轴应变（Biaxial） | 单轴应变（Uniaxial） |
|---|---|---|
| 应力方向 | 沟道平面内X和Y方向 | 仅沿沟道长度方向（X） |
| 典型实现 | SiGe虚拟衬底上的应变硅外延 | SiGe源漏（PMOS）、SiN应力衬垫（NMOS） |
| 迁移率增益 | 电子：~70%；空穴：~50% | 电子：~30%；空穴：~50% |
| 工艺复杂度 | 高（需要渐变缓冲层） | 中等（与标准CMOS兼容） |
| 缺陷控制 | 易产生穿透位错 | 缺陷密度较低 |
| 适用节点 | 早期研究、SOI平台 | 45nm以下主流工艺 |
工艺趋势：在28nm及以下节点，单轴应变已成为主流选择。其优势在于：可与标准CMOS流程集成、对器件尺寸缩放更友好、且能分别优化NMOS和PMOS的应力类型。
3.3 SiGe源漏技术（PMOS压缩应变）
SiGe源漏技术是PMOS单轴压缩应变的主流实现方案。其核心原理是：在PMOS的源漏区域选择性外延生长SiGe合金，由于SiGe的晶格常数大于Si，源漏区域对沟道施加单轴压缩应力，从而提升空穴迁移率。
3.3.1 工艺步骤
- 栅极形成与侧墙制备：先形成多晶硅/金属栅极，然后沉积SiN侧墙（Spacer），用于定义源漏注入区域。
- 源漏凹槽刻蚀：利用干法/湿法刻蚀在源漏区域形成Σ形（Sigma）或U形凹槽，凹槽形状直接影响应力传递效率。
- 选择性外延生长（SEG）：在凹槽内选择性外延生长SiGe:B（掺硼），Ge组分通常为20%~40%。
- 退火激活：快速热退火（RTA）或激光退火激活掺杂剂，同时释放外延层中的点缺陷。
- 硅化物接触：在SiGe表面形成NiPtSi或TiSi接触，降低接触电阻。
工艺避坑：
- Ge组分过高（>45%）：会导致SiGe层弛豫，产生失配位错，反而降低应力。
- 凹槽形状控制：Σ形凹槽比U形凹槽能提供更强的沟道应力，但刻蚀工艺窗口更窄。
- 外延缺陷：SiGe外延过程中需严格控制生长温度和气体流量，避免堆垛层错。
3.4 SiN应力衬垫技术（NMOS拉伸应变）
SiN应力衬垫技术是NMOS单轴拉伸应变的主流方案。通过在器件上方沉积具有本征应力的SiN薄膜，利用薄膜与沟道之间的机械耦合，将应力传递到沟道区域。SiN薄膜的应力类型和大小可通过沉积工艺参数（如PECVD的功率、气体比例、温度）精确调控。
3.4.1 应力衬垫分类与特性
| 衬垫类型 | 应力类型 | 典型应力值 | 适用器件 | 沉积方法 |
|---|---|---|---|---|
| 拉伸SiN（Tensile Liner） | 拉伸应力 | +1.0 ~ +2.0 GPa | NMOS | PECVD（高RF功率、低压力） |
| 压缩SiN（Compressive Liner） | 压缩应力 | -1.5 ~ -3.0 GPa | PMOS | PECVD（低RF功率、高压力） |
| 双层衬垫（Dual Liner） | 拉伸+压缩 | 分别优化 | NMOS+PMOS | 两次沉积+刻蚀 |
3.4.2 工艺集成要点
- 接触刻蚀停止层（CESL）：SiN衬垫同时作为接触刻蚀停止层，需兼顾应力传递与刻蚀选择性。
- 应力传递效率：与衬垫厚度、覆盖范围、器件几何尺寸（栅长、有源区宽度）密切相关。栅长越短，应力传递效率越高。
- 双层衬垫工艺：先沉积拉伸SiN覆盖NMOS区域，再沉积压缩SiN覆盖PMOS区域，通过光刻和刻蚀分别去除不需要的部分。
- 应力记忆技术（SMT）：在栅极多晶硅中注入应力，结合退火将应力“记忆”在沟道中，可进一步提升迁移率。
协同优化要点：
- SiGe源漏与SiN应力衬垫可同时使用，实现NMOS和PMOS的独立应力优化。
- 应力衬垫的厚度和应力值需与后续ILD（层间介质）沉积和CMP工艺兼容，避免应力释放或薄膜开裂。
- 在先进节点（7nm及以下），应力衬垫与高k/金属栅极（HKMG）的集成需考虑热预算和界面反应。