4. CPO封装形态与光电协同布局

CPO（Co-Packaged Optics，共封装光学）真正落地时，最先遇到的不是电芯片或光芯片本身，而是“它们怎么被放到一起”。交换ASIC是典型的数字CMOS大芯片，功耗高、发热集中、I/O密度极大；光引擎则包含硅光芯片、调制器、探测器、驱动/TIA，以及最脆弱的光纤耦合界面。两者的物理堆叠方式，直接决定了信号完整性、散热路径、可维护性和量产良率。本节围绕2.5D/3D封装、硅光中介层、光纤阵列耦合三条主线，说明ASIC与光引擎的协同布局方案。

一、为什么CPO必须重新设计封装形态

传统可插拔光模块把电接口放在面板，ASIC到模块之间要经过封装基板、PCB、连接器和模块内部金线，电通道长度可达数十毫米甚至上百毫米。当单通道速率升到112Gbps PAM4、224Gbps PAM4时，这段通道的插入损耗、串扰和反射迅速恶化，均衡电路功耗急剧上升。CPO的核心思路是把光引擎移到ASIC旁边，把电通道从“厘米级”压缩到“毫米级”，代价是光引擎必须与ASIC共享同一封装体，于是封装形态成为关键约束。

二、2.5D与3D：两种基本堆叠路线

2.5D封装是当前CPO最主流的形态。ASIC和光引擎并排放在同一块中介层（Interposer）上，中介层内部用高密度金属布线或硅光波导完成电/光互连。ASIC通过微凸点（µBump）倒装到中介层，光引擎同样倒装，二者之间的电通道由中介层内的RDL或TSV走线实现，典型长度可控制在1～5mm。中介层下方再通过C4凸点连接到封装基板，基板再焊到PCB。2.5D的优点是ASIC和光引擎各自独立、热膨胀匹配较好、光引擎可单独测试和更换；缺点是中介层面积大、成本高，且光引擎与ASIC之间的横向距离仍会引入一定损耗。

3D封装则把光引擎直接堆叠在ASIC上方或下方，通过TSV和混合键合（Hybrid Bonding）实现垂直互连。电通道长度可缩短到百微米级，寄生电容和电感极小，适合超高速SerDes直连。但3D堆叠带来两个硬问题：一是ASIC发热会直接传导到光引擎，硅光器件的波长和调制效率对温度敏感，温漂可能超过0.1nm/℃；二是光引擎被压在ASIC上方后，光纤如何引出、如何对准、如何维修都变得困难。因此3D CPO目前多用于光引擎功耗较低、通道数适中的场景，或采用“光引擎在下、ASIC在上”的倒置堆叠，让光纤从侧面或背面引出。

三、硅光中介层：电与光在同一块衬底上汇合

硅光中介层是CPO区别于普通2.5D封装的关键。普通硅中介层只做电互连，而硅光中介层在硅衬底上同时集成波导、调制器、探测器、光栅耦合器或边缘耦合器，以及用于电互连的RDL和TSV。ASIC的SerDes输出通过µBump进入中介层，经短距离电走线到达光引擎的驱动电路；驱动电路再驱动硅光调制器，把电信号转换为光信号，经波导传输到耦合器，最终耦合进光纤。

这种“电-光同层”设计带来两个实际约束。第一，硅波导对温度敏感，硅的折射率温度系数约1.8×10⁻⁴/℃，导致波长漂移约0.08nm/℃。如果ASIC热流通过中介层横向传导到光引擎区域，调制器工作点会漂移，需要热调或波长锁定。第二，中介层内的电走线虽然短，但仍需控制阻抗和串扰。典型做法是把差分对走成带状线，参考平面完整，线宽/间距按100Ω差分阻抗设计，并在SerDes输出端保留可调均衡。

四、光纤阵列耦合：CPO最脆弱的界面

光引擎把光信号送到芯片边缘后，必须与光纤阵列（Fiber Array, FA）对准。CPO中常用的方案有两类：边缘耦合和光栅耦合。边缘耦合把光纤阵列水平对准硅光芯片端面的模斑转换器（SSC），耦合效率高、带宽大，但需要芯片边缘抛光、光纤阵列精密对准，且光纤通常从封装侧面引出。光栅耦合则让光垂直进出芯片表面，光纤阵列可以垂直或倾斜放置，封装更灵活，但带宽较窄、偏振敏感，且需要底部反射层提高效率。

无论哪种方案，对准精度都是核心指标。单模光纤纤芯约9µm，硅波导模场约0.5µm，模斑转换器把模场扩大到3～5µm以降低对准难度。即便如此，亚微米级偏移就会带来明显插损。实际耦合中通常要求横向对准误差小于0.5µm，角度误差小于0.5°。为了可量产，业界采用主动对准：给光引擎加电，实时监测耦合光功率，用六轴位移台调整光纤阵列位置，找到功率峰值后紫外固化。一个8通道光纤阵列的主动对准时间通常在数十秒到数分钟量级，具体取决于通道数和算法。

五、ASIC与光引擎的物理堆叠方案选择

实际CPO产品中，堆叠方案不是二选一，而是按通道数、功耗和可维护性做组合。下面给出一个面向51.2T交换机的示例性布局参数表，用于说明各方案的取舍逻辑。表中数值为教学示例，并非实测结果。

选择时优先看三个量：单通道速率、光引擎功耗密度、光纤引出方向。若单通道224Gbps且通道数超过32，电通道长度必须压到2mm以内，2.5D并排加局部3D驱动堆叠更合适；若光引擎功耗超过5W且无法有效散热，3D垂直堆叠会把ASIC热量直接压到硅光芯片上，需要额外热隔离层或微流道冷却，成本和复杂度都会上升。

六、从封装到协同设计

CPO封装形态不是单纯的机械问题，它反过来约束了ASIC和光引擎的设计。ASIC的SerDes输出摆幅、均衡能力、驱动接口位置，必须与中介层走线长度和光引擎输入电容匹配；光引擎的调制器长度、耦合器位置、热调电极布局，又必须服从封装边缘和光纤阵列的物理空间。协同设计的本质，是在电通道长度、热流路径、光纤耦合容差三个约束下，找到ASIC与光引擎都能接受的堆叠方案。2.5D提供成熟的热隔离和可维护性，3D提供极短的电通道，硅光中介层把两者粘合在一起，而光纤阵列耦合则决定了整个封装能否通过量产验证。