2. 交换ASIC架构与SerDes基础

CPO（Co-Packaged Optics，共封装光学）并不是把光模块简单搬到交换芯片旁边，而是让光引擎与交换ASIC在封装级共享高速电通道。要理解这种协同设计，必须先看清交换ASIC内部的数据通路，以及SerDes在其中扮演的角色。本节从转发流水线、SerDes通道和以太网速率三个层面，建立CPO耦合关系的技术底座。

一、交换芯片转发流水线：数据从哪里进、到哪里出

一颗典型的交换ASIC（如51.2Tbps容量级别）内部可划分为若干功能域：入口处理（Ingress Pipeline）、交换调度（Switching Fabric / Scheduler）、出口处理（Egress Pipeline），以及围绕它们的MAC层与SerDes物理层。数据包从面板端口或封装内光引擎进入后，先经过MAC完成帧定界与FCS校验，再进入入口流水线完成解析（Parse）、查表（Lookup）、ACL/QoS分类与入队。

入口流水线的关键动作是解析—查表—决策：解析器提取以太网头部、VLAN、IP五元组等字段；查表单元访问L2/L3转发表、ECMP组、ACL表，得到目的端口与优先级；随后数据包被写入共享缓存（Shared Buffer），并按目的端口进入虚拟输出队列（VoQ）。交换调度器依据VoQ状态与信用（Credit）机制，在输入与输出之间完成匹配，将数据包从入口缓存搬运到出口队列。出口流水线则执行重写（Rewrite）、TTL递减、封装与出队调度，最终交给出口MAC和SerDes发送。

这条流水线的吞吐能力由两个因素决定：内部交换带宽和外部接口带宽。当外部接口从400G向800G、1.6T演进时，SerDes单通道速率和通道数量成为瓶颈，也正是CPO介入的切入点。

二、高速SerDes通道：电信号如何跨越芯片边界

SerDes（Serializer/Deserializer，串行器/解串器）是交换ASIC与外部世界之间的高速电接口。发送侧把并行数据串行化，经驱动器输出差分信号；接收侧通过均衡器（CTLE/DFE）恢复信号，再解串为并行数据。以112G PAM4 SerDes为例，单通道速率112Gbps，采用PAM4调制，每符号携带2bit信息，符号率56GBaud。一个800G端口通常由8条112G通道组成（8×112G=896Gbps，扣除编码开销后有效载荷约800Gbps）。

SerDes通道的关键参数包括：通道损耗（插入损耗IL，单位dB）、均衡能力、误码率（BER）和功耗效率（pJ/bit）。传统可插拔光模块方案中，ASIC到面板的PCB走线可能带来20~30dB损耗，需要重定时器（Retimer）或强均衡来补偿。而在CPO方案中，光引擎与ASIC共封装，电通道长度从数十厘米缩短到几厘米甚至毫米级，通道损耗可降至几dB，SerDes可以用更低的均衡强度和更低的功耗完成同样的速率传输。

三、以太网接口速率与CPO的耦合关系

以太网接口速率的演进直接驱动SerDes和封装形态的变化。下表给出常见速率与SerDes通道配置的对应关系（示例性配置，实际以具体芯片规格为准）：

从400G到800G，SerDes单通道速率从50G提升到112G，信号在PCB上的损耗随频率升高而显著增大。到1.6T时代，224G SerDes的奈奎斯特频率超过50GHz，传统PCB通道几乎无法在可接受功耗下完成传输。CPO通过缩短电通道，把损耗控制在SerDes均衡能力范围内，使224G甚至更高速率成为可能。

耦合关系还体现在通道数量与面板密度上。一台51.2Tbps交换芯片若采用800G端口，需要64个端口，对应512条112G SerDes通道。若全部走可插拔光模块，面板和PCB布线将极为拥挤。CPO把光引擎集成到封装基板附近，通过光纤阵列直接引出，大幅减少面板连接器数量，同时降低每比特功耗。

四、协同设计的关键约束

CPO协同设计不是简单地把光引擎“贴”到ASIC旁边，而是要在以下几个维度同时满足约束：

• 电通道预算：从ASIC SerDes到光引擎的插入损耗、串扰和阻抗匹配必须控制在SerDes均衡能力内，通常要求通道IL不超过8~10dB（示例值，视具体SerDes能力而定）。
• 热管理：ASIC和光引擎共封装后，热密度显著上升。光引擎中的激光器和调制器对温度敏感，需要与ASIC的热设计协同，避免局部过热导致光功率下降或波长漂移。
• 供电与信号完整性：高速SerDes对电源噪声敏感，共封装后电源分配网络（PDN）需要同时服务ASIC和光引擎，去耦和地平面设计必须统一考虑。
• 可维护性：可插拔光模块可以现场更换，CPO的光引擎若损坏则可能影响整个封装。因此需要设计冗余通道、可测试点和故障隔离机制。

下面这张图展示了交换ASIC转发流水线与SerDes/CPO通道的耦合关系，重点表达数据从入口到出口的路径，以及电通道长度变化对SerDes均衡需求的影响。

图中左侧是交换ASIC内部的转发流水线：入口处理、交换调度、出口处理依次衔接，共享缓存和VoQ支撑排队与调度，MAC和SerDes完成帧处理与高速串行传输。右侧对比了CPO共封装路径与可插拔光模块路径：CPO把电通道从厘米级缩短到毫米级，插入损耗从20~30dB降到8dB以内，SerDes可以用更低的均衡强度工作。底部趋势图说明随着端口速率从400G到1.6T，传统PCB通道损耗快速上升，CPO成为维持信号完整性和功耗效率的关键手段。

总结来看，交换ASIC的转发流水线决定了数据包在芯片内部的路径，SerDes决定了芯片与外部光/电接口的速率和信号质量，而以太网端口速率的演进则不断推高对SerDes和封装形态的要求。CPO正是这三者耦合到一定阶段的必然产物：当电通道损耗和功耗成为速率提升的瓶颈时，把光引擎拉近到ASIC旁边，用短通道换取更高的信号完整性和更低的每比特功耗，就是协同设计的核心逻辑。