2. 硬件基础：T113 GPIO引脚功能复用（MUX）、电气特性、上下拉配置、驱动能力配置
全志T113 SoC的GPIO模块是连接处理器内核与外部物理世界的桥梁。理解其硬件基础是进行驱动开发和时序调试的前提。本章将深入剖析GPIO引脚的功能复用机制、电气特性参数、上下拉电阻配置以及驱动能力调节方法，为后续中断响应与电平翻转的精确控制奠定硬件理论基础。
2.1 引脚功能复用（MUX）架构
T113的每个GPIO引脚通常不只有单一的通用输入输出功能，而是通过内部的多路选择器（MUX）支持多种专用外设功能（如UART、SPI、I2C、PWM、EMAC等）。这种设计在有限的引脚数下实现了极高的功能灵活性。
核心概念： 每个GPIO引脚对应一组MUX选择寄存器（通常为32位宽，每4位控制一个引脚），通过写入不同的数值，将引脚内部连接到不同的功能模块。
2.1.1 MUX配置寄存器结构
以T113的典型GPIO控制器为例，每个Port（如PA、PB、PC等）包含一组连续的MUX配置寄存器。每个引脚占用4位（bit），因此一个32位寄存器可控制8个引脚。配置值通常遵循以下约定：
| MUX配置值（二进制） | 功能描述 | 典型应用 |
|---|---|---|
| 0000 | 输入模式（高阻态） | GPIO输入、中断检测 |
| 0001 | 输出模式（推挽/开漏） | GPIO输出、LED控制 |
| 0010 | 外设功能1（如UART TX） | 串口通信 |
| 0011 | 外设功能2（如SPI CLK） | SPI总线 |
| 0100 | 外设功能3（如I2C SDA） | I2C总线 |
| 0101 ~ 1111 | 其他专用功能或保留 | EINT、PWM、TWI等 |
调试陷阱： 在切换引脚功能时，务必先将MUX配置为输入模式（0000），再切换到目标功能，避免在切换过程中产生毛刺或总线冲突。
2.1.2 MUX功能复用拓扑
下图展示了T113 GPIO引脚内部的功能复用路径。从物理焊盘到内部外设总线，信号经过ESD保护、施密特触发器、MUX选择器，最终连接到不同的功能模块。
2.2 电气特性与上下拉配置
GPIO引脚的电气特性直接影响信号的完整性、功耗和抗干扰能力。T113的GPIO支持内部可编程上拉/下拉电阻，以适应不同外设的电平匹配需求。
2.2.1 关键电气参数
| 参数 | 符号 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|---|
| 工作电压 | VDD | 1.8 | 3.3 | 3.6 | V |
| 输入高电平阈值 | VIH | 0.65 × VDD | — | VDD + 0.3 | V |
| 输入低电平阈值 | VIL | −0.3 | — | 0.35 × VDD | V |
| 输出高电平（源电流） | VOH | VDD − 0.4 | — | — | V |
| 输出低电平（灌电流） | VOL | — | — | 0.4 | V |
| 内部上拉电阻 | RPU | 40 | 50 | 60 | kΩ |
| 内部下拉电阻 | RPD | 40 | 50 | 60 | kΩ |
2.2.2 上下拉配置寄存器
每个GPIO引脚通过PULL寄存器（通常每2位控制一个引脚）配置上下拉状态：
- 00：内部电阻断开（高阻态，默认）
- 01：内部上拉电阻使能（拉高至VDD）
- 10：内部下拉电阻使能（拉低至GND）
- 11：保留
设计建议： 对于I2C总线的SDA/SCL引脚，应使能内部上拉（或外部上拉），确保总线空闲时为高电平。对于按键输入，建议使能内部上拉，避免浮空输入导致误触发。
2.3 驱动能力配置
驱动能力（Drive Strength）决定了GPIO输出级能够提供的最大源电流或灌电流。T113的GPIO通常支持多级驱动能力调节，以适应不同负载（如LED、MOSFET栅极、长走线电容负载）。
2.3.1 驱动等级与电流关系
| 驱动等级（寄存器值） | 典型驱动电流（mA） | 适用场景 |
|---|---|---|
| 0（最低） | 4 | 低功耗、短走线、高阻抗负载 |
| 1 | 8 | 普通GPIO输出、LED驱动（串联电阻） |
| 2 | 12 | 中等负载、SPI时钟线 |
| 3（最高） | 16 | 高速信号、大电容负载、EMAC接口 |
2.3.2 驱动能力配置寄存器
驱动能力通常由DRV寄存器控制，每个引脚占用2位或4位（视具体Port而定）。配置时需注意：
- 过驱动风险： 驱动能力过高可能导致EMI（电磁干扰）增加和信号过冲。
- 欠驱动风险： 驱动能力不足会导致信号上升/下降沿变缓，影响时序裕量。
- 动态调节： 在运行时可根据负载变化动态调整驱动等级。
时序调试要点： 在电平翻转测试中，如果发现信号边沿过缓（上升时间 > 5ns），应检查驱动能力配置是否过低。对于高速翻转（如1MHz以上），建议将驱动能力设置为最高等级（3）。
2.4 综合配置流程
在实际驱动开发中，配置一个GPIO引脚通常遵循以下步骤：
- 时钟使能： 确保GPIO控制器所在总线时钟（如APB2）已使能。
- MUX配置： 将引脚功能选择为GPIO输入或输出模式。
- 上下拉配置： 根据外部电路需求，设置内部上拉或下拉。
- 驱动能力配置： 根据负载和信号速率要求，设置驱动等级。
- 数据方向配置： 设置GPIO方向寄存器（DIR），确定输入或输出。
- 数据寄存器操作： 对于输出，写入数据寄存器（DAT）；对于输入，读取DAT。
// 示例：配置PA1为推挽输出，上拉使能，驱动等级2
// 假设基地址为 0x02000000
// 1. 时钟使能（略，由CCU控制）
// 2. MUX配置：PA_CFG1寄存器，PA1对应bit[7:4]，设为0001（输出）
uint32_t *cfg1 = (uint32_t *)(0x02000000 + 0x04);
*cfg1 &= ~(0xF << 4); // 清除PA1的MUX位
*cfg1 |= (0x1 << 4); // 设置为输出模式
// 3. 上下拉配置：PA_PULL0寄存器，PA1对应bit[3:2]，设为01（上拉）
uint32_t *pull0 = (uint32_t *)(0x02000000 + 0x20);
*pull0 &= ~(0x3 << 2);
*pull0 |= (0x1 << 2);
// 4. 驱动能力配置：PA_DRV0寄存器，PA1对应bit[3:2]，设为10（等级2）
uint32_t *drv0 = (uint32_t *)(0x02000000 + 0x30);
*drv0 &= ~(0x3 << 2);
*drv0 |= (0x2 << 2);
// 5. 方向配置：PA_DIR寄存器，PA1对应bit[1]，设为1（输出）
uint32_t *dir = (uint32_t *)(0x02000000 + 0x08);
*dir |= (0x1 << 1);
// 6. 输出高电平：PA_DAT寄存器，PA1对应bit[1]，设为1
uint32_t *dat = (uint32_t *)(0x02000000 + 0x10);
*dat |= (0x1 << 1);
2.5 本章小结
本章详细介绍了T113 GPIO的硬件基础，包括：
- 功能复用（MUX）： 通过4位寄存器选择引脚功能，切换时需注意防毛刺。
- 电气特性： 工作电压3.3V，施密特输入阈值，内部上/下拉电阻约50kΩ。
- 上下拉配置： 2位控制，支持断开、上拉、下拉三种状态。
- 驱动能力配置： 4级可调，从4mA到16mA，影响信号边沿速率和EMI。