4. MIPI D-PHY 电气特性：电压电平、终端匹配、偏置电流、眼图与信号完整性基础

MIPI D-PHY 作为摄像头与 SoC 之间的物理层桥梁，其电气特性直接决定了链路的稳定性和数据吞吐能力。本章深入剖析 D-PHY 的电压电平定义、终端匹配网络、偏置电流配置以及眼图与信号完整性（SI）基础，帮助你在硬件设计阶段规避常见的信号质量问题。

4.1 电压电平与差分信号定义

D-PHY 采用低压差分信号（LVDS）变体，但电压摆幅远低于传统 LVDS，以降低功耗。其核心电平定义如下：

参数 符号 最小值 典型值 最大值 单位
差分输出电压摆幅 VOD 140 200 270 mV
共模电压 VCM 150 200 250 mV
单端高电平 VIH — VCM + VOD/2 — mV
单端低电平 VIL — VCM - VOD/2 — mV
差分输入阈值 VTH — ±50 — mV
设计要点： 共模电压 VCM 通常由发送端内部偏置产生，接收端需容忍 ±50 mV 的共模偏移。在长走线或跨板连接时，建议在接收端添加共模扼流圈以抑制共模噪声。

下图展示了 D-PHY 差分对在高速数据传输时的电压波形与电平关系：

D-PHY 差分信号电压电平示意图 VCM = 200 mV VIH ≈ 300 mV VIL ≈ 100 mV DP DN VOD ≈ 200 mV 说明：DP 与 DN 在共模电压 VCM 上下对称摆动，差分信号 VOD = DP - DN，接收端通过检测差分过零判断逻辑电平。

4.2 终端匹配与阻抗控制

D-PHY 链路的信号完整性高度依赖于精确的终端匹配。不匹配的终端会导致反射、振铃和眼图闭合。

4.2.1 差分阻抗与单端阻抗

  • 差分阻抗（Zdiff）： 目标值为 100 Ω ± 10%（高速模式）。
  • 单端阻抗（Zse）： 目标值为 50 Ω ± 10%（对地）。
  • 共模阻抗（Zcm）： 通常要求 > 25 Ω，以避免共模噪声过大。

4.2.2 终端网络结构

接收端内部集成终端电阻网络，典型结构如下：

D-PHY 接收端终端匹配网络 发送端 Z0 = 50 Ω Z0 = 50 Ω 接收端终端 RT = 50 Ω RT = 50 Ω Rdiff = 100 Ω 注意：实际芯片内部终端网络可能采用“T型”或“π型”结构，但等效差分阻抗始终为 100 Ω。PCB 走线阻抗必须与终端匹配，否则反射系数 Γ = (Zload - Z0) / (Zload + Z0) 将导致信号质量劣化。
常见陷阱： 不要为了“增强驱动能力”而并联外部终端电阻。D-PHY 接收端内部已集成精确匹配电阻，外部并联会破坏差分阻抗，导致眼图塌陷。仅在特殊长距离场景下，经 SI 仿真确认后才可考虑外部补偿。

4.3 偏置电流与 LP/HS 模式切换

D-PHY 的偏置电流在低功耗（LP）和高速（HS）模式下差异巨大，直接影响功耗预算和信号摆率。

模式 偏置电流（典型） 电压摆幅 数据速率 应用场景
LP（低功耗） ≈ 0.5 mA 1.2 V（单端） ≤ 10 Mbps 控制命令、总线周转
HS（高速） ≈ 2.5 mA 200 mV（差分） 80 Mbps ~ 2.5 Gbps 像素数据流

4.3.1 偏置电流源设计

HS 模式下，发送端通过电流源驱动差分对，输出电流 IOD 与终端电阻 Rdiff 共同决定差分摆幅：

V_OD = I_OD × R_diff
其中：
  R_diff = 100 Ω（差分终端）
  I_OD 典型值 = 2.0 mA ~ 2.7 mA
  因此 V_OD = 200 mV ~ 270 mV
关键公式： 偏置电流 IOD 由内部带隙基准源产生，温度系数通常 < 100 ppm/°C。在高温环境下（如车载摄像头，+105°C），电流源可能漂移，导致 VOD 下降，需通过 SI 仿真验证最差情况。

4.4 眼图与信号完整性基础

眼图是评估高速串行链路信号质量的核心工具。D-PHY 的眼图模板（Mask）定义了合规区域，任何落入 Mask 内的采样点都视为违规。

4.4.1 眼图关键指标

  • 眼高（Eye Height）： 差分电压的垂直开口，需 > 140 mV（最小值）。
  • 眼宽（Eye Width）： 时间轴的水平开口，需 > 0.35 UI（单位间隔）。
  • 抖动（Jitter）： 总抖动（TJ）需 < 0.3 UI，包括随机抖动（RJ）和确定性抖动（DJ）。
  • 共模偏移（Common Mode Shift）： 在数据翻转期间，VCM 的瞬态变化应 < 50 mV。

4.4.2 影响信号完整性的主要因素

因素 影响 缓解措施
阻抗不连续 反射、过冲、下冲 控制 PCB 走线阻抗 ±10%，避免直角走线
串扰 相邻信号耦合导致抖动 差分对间距 ≥ 3× 线宽，加地孔隔离
电源噪声 VCM 波动，眼高降低 LC 滤波、独立 LDO 供电
PCB 介质损耗 高频分量衰减，眼图闭合 使用低损耗板材（如 FR4 升级版），缩短走线
ESD 保护电容 增加负载电容，降低信号边沿速率 选择低电容（< 0.5 pF）TVS 管

下图展示了一个典型的 D-PHY 眼图模板，以及合规与违规的对比：

D-PHY 眼图模板与信号完整性示意 Mask 合规眼图 违规眼图（落入 Mask） 0 V（差分） 眼高 眼宽 设计目标：眼图开口必须完全包围 Mask 区域，且留有 20% 以上的裕量。若眼图触碰 Mask，需检查阻抗匹配、电源噪声或 PCB 走线损耗。

4.5 信号完整性设计检查清单

实战检查清单：
  1. PCB 走线差分阻抗控制在 100 Ω ± 10%（使用阻抗计算工具如 Polar Si9000）。
  2. 差分对内等长误差 < 5 mil（0.127 mm），对间等长误差 < 100 mil（2.54 mm）。
  3. 每个差分对周围至少 3 倍线宽的地孔间距，避免串扰。
  4. 接收端终端电阻已集成，外部不再并联电阻。
  5. ESD 保护管结电容 < 0.5 pF，且靠近连接器放置。
  6. 电源去耦：每个 D-PHY 供电引脚放置 100 nF + 10 μF 电容。
  7. SI 仿真：在 2.5 Gbps 速率下，眼高 > 140 mV，眼宽 > 0.35 UI。
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