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PCIe Gen5链路训练：状态机时序约束与调优

共计 30 章节

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PCIe Gen5概述

Gen5相比Gen4/Gen3的关键… · 32GT/s速率带来的挑战 · 链路训练的重要性

PCIe链路训练状态机(LTSSM)基础

LTSSM的11个状态概览 · 状态转换图 · Polling/Configurat…

Gen5物理层(PHY)关键变化

PAM4调制技术 · Flit模式 · 前向纠错(FEC)机制

LTSSM状态详解 - Detect

Detect状态目的 · 电气空闲检测 · 接收器检测逻辑

LTSSM状态详解 - Polling

Polling.Active · Polling.Compliance · Polling.Speed子状态

LTSSM状态详解 - Configuration

Configuration.Link… · Configuration.Lane… · Configuration.Comp…

LTSSMConfiguratio…

LTSSM状态详解 - Recovery

Recovery.RcvrLock · Recovery.Speed · Recovery.Eq

LTSSM状态详解 - L0/L0s/L1/L2

L0正常数据传输 · L0s快速退出 · L1低功耗

LTSSML0/L0s/L1/L2

Gen5链路训练中的时序约束基础

建立时间/保持时间 · 时钟抖动 · 眼图闭合

Gen5链路训练

时钟与数据恢复(CDR)约束

CDR环路带宽 · 锁定时间 · 抖动容限

Gen5均衡器(EQ)与链路训练

TxEQ/RxEQ系数协商 · Preset/Hint机制 · Gen5 EQ训练流程

Gen5链路训练时序参数详解

TS1/TS2有序集时序 · SKP有序集间隔 · Framing 时序

Gen5链路训练时序参数…

Gen5链路训练中的抖动分析

随机抖动(RJ) · 确定性抖动(DJ) · 总抖动(TJ)

Gen5链路训练

Gen5链路训练中的噪声与串扰

电源噪声 · 串扰耦合 · ISI影响

Gen5链路训练

Gen5链路训练时序约束工具

PrimeTime/Tempus时序… · SDC约束编写 · Gen5特定约束示例

Gen5链路训练时序约束…

Gen5链路训练仿真方法

SystemVerilog/UVM测… · 链路训练行为模型 · 时序后仿真

Gen5链路训练仿真方法

Gen5链路训练调优策略

EQ系数调优 · CDR参数调优 · 预加重/去加重设置

Gen5链路训练调优策略

Gen5链路训练中的错误处理

训练失败原因分析 · 超时处理 · 重训练机制

Gen5链路训练

Gen5链路训练与PCIe Gen5规范一致性

PCI-SIG合规性测试 · Gen5链路训练测试项 · 测试设备

Gen5链路训练中的电源管理时序

L1.1/L1.2进入退出时序 · Gen5 ASPM时序约束

Gen5链路训练

Gen5链路训练与多链路聚合

多链路训练同步 · 时序偏差补偿 · Gen5多链路约束

Gen5链路训练

Gen5链路训练中的热插拔支持

热插拔检测时序 · Hot Reset时序 · Gen5热插拔约束

Gen5链路训练

Gen5链路训练与参考时钟

Common Refclk vs.… · SRIS架构 · Gen5时钟抖动约束

Gen5链路训练

Gen5链路训练中的PCB/封装影响

走线长度匹配 · 过孔/连接器影响 · Gen5 PCB设计时序规则

Gen5链路训练中的信号完整性(SI)调优

S参数分析 · 眼图模板 · Gen5 SI调优方法

Gen5链路训练中的电源完整性(PI)调优

PDN阻抗 · 去耦电容布局 · Gen5 PI调优方法

Gen5链路训练调试实战

逻辑分析仪/示波器抓取LTSSM状态 · Gen5训练失败案例解析

Gen5链路训练调试实战

Gen5链路训练自动化调优

AI/ML在EQ调优中的应用 · 自适应训练算法 · Gen5自动化调优框架

Gen5链路训练自动化调…

Gen5链路训练未来演进

PCIe Gen6/Gen7趋势 · PAM8/IMR技术 · 链路训练新挑战

Gen5链路训练未来演进

课程总结与综合案例

Gen5链路训练完整设计流程 · 从规格到调优的实战演练 · 常见问题FAQ

课程总结综合案例