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L0s状态入口条件：PCIe链路空闲检测与快速退出设计

共计 30 章节
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01
L0s状态概述
L0s在PCIe链路电源管理中的角色…
L0s状态概述
02
L0s入口条件总览
进入L0s所需的物理层与链路层握手条…
L0s入口条件总览
03
链路空闲检测机制
基于Electrical Idle…
链路空闲检测机制Electrical
04
TxIdle与RxIdle状态机
发送端与接收端的空闲状态定义
TxIdleRxIdle
05
L0s快速退出设计动机
为什么需要快速退出？延迟与功耗的权衡
L0s快速退出设计动机
06
快速退出信号协议
Exit Latency Timer…
快速退出信号协议Exit
07
L0s入口的电气层要求
差分电压摆幅与共模电压在空闲时的规范
L0s入口的电气层要求
08
L0s入口的链路层条件
TLP与DLLP传输完成后的空闲窗口
L0s入口的链路层条件
09
L0s入口的物理层条件
PIPE接口信号（PowerDown · Elactic Buffer状态）
L0s入口的物理层条件
10
L0s入口的MAC层条件
LTSSM状态机从L0到L0s的转换…
L0sMAC
11
L0s入口的定时参数
TxIdleMin · RxIdleMin · Entry Latency
L0s入口的定时参数
12
L0s入口的握手序列
Tx发送EIOS · Rx检测EIOS并确认
L0s入口的握手序列
13
EIOS (Electrical Idle Ordered Set) 结构
bit编码与K码字
EIOSElectrical
14
EIEOS (Electrical Idle Exit Ordered Set)
用于快速退出的特殊序列
EIEOSElectrical
15
L0s入口的检测窗口
Rx端如何识别EIOS并触发状态迁移
L0s入口的检测窗口
16
L0s入口的误触发避免
去抖滤波与连续空闲采样机制
L0s入口的误触发避免
17
L0s入口的功耗优化
如何通过调整Entry Thresh…
L0s入口的功耗优化
18
L0s快速退出的触发条件
Tx端数据到达或Rx端检测到EIEO…
L0s快速退出的触发条…
19
快速退出的物理层流程
从Electrical Idle恢复…
快速退出的物理层…Electrical
20
快速退出的链路层流程
重新同步弹性缓冲与时钟补偿
快速退出的链路层…重新同步弹性缓冲
21
快速退出的定时参数
Exit Latency · FTS数量 · Skip Ordered Set
快速退出的定时参…Exit
22
L0s入口与退出状态机设计
使用Verilog描述状态转换
L0s入口
23
L0s入口的硬件实现
基于PIPE接口的PowerDown…
L0s入口的硬件实现
24
L0s入口的仿真验证
使用SystemVerilog As…
L0s入口的仿真验证
25
L0s入口的测试方法
使用逻辑分析仪抓取EIOS与EIEO…
L0s入口的测试方法
26
L0s入口的兼容性考虑
不同PCIe Gen (Gen1/2…
L0s入口的兼容性考虑
27
L0s入口的链路训练影响
L0s与L0/L1/L2状态之间的互…
L0s入口的链路训练影…
28
L0s入口的软件控制
通过配置空间寄存器 (Link Co…
L0s入口的软件控制
29
L0s入口的案例分析
典型SoC中L0s入口与退出的实测波…
L0s入口的案例分析
30
L0s入口设计总结
最佳实践与常见设计陷阱
L0s入口设计总结