1. PCIe Gen5 概述

1.1 Gen5 相比 Gen4/Gen3 的关键演进

PCIe Gen5 是 PCI-SIG 在 2019 年发布的第五代高速串行互连标准，其核心演进体现在数据传输速率、编码效率、信号完整性和链路训练机制四个维度。下表从关键参数维度对比 Gen3、Gen4 与 Gen5 的差异：

1.2 32 GT/s 速率带来的核心挑战

从 16 GT/s 提升至 32 GT/s，信号周期从 62.5 ps 缩短至 31.25 ps，UI（单位间隔）仅约 31.25 ps。这给数字电路设计与时序约束带来了以下五个关键挑战：

1. 信道损耗与 ISI 加剧： 16 GHz 奈奎斯特频率下，典型 PCB 走线插入损耗超过 36 dB，码间串扰（ISI）导致眼图闭合严重，需要更复杂的 DFE（判决反馈均衡）和 CTLE（连续时间线性均衡）。
2. 时钟抖动预算紧缩： 32 GT/s 下，发射端总抖动（TJ）预算通常被限制在 0.3 UI 以内（约 9.375 ps），PLL 相位噪声和电源噪声成为关键制约因素。
3. CDR 锁定时间与精度： 更短的 UI 要求 CDR 在链路训练期间快速锁定相位，同时保持极低的残余抖动，这对 LTSSM 中 Polling 和 Recovery 状态的时序收敛提出了更高要求。
4. LTSSM 状态转换时序收敛： Gen5 新增了 32 GT/s 的特定协商子状态（如 Equalization Phase 3），状态机必须在数十微秒内完成均衡系数握手，否则链路将降速回 Gen4 或 Gen3。
5. 电源完整性（PI）耦合： 高频开关电流在 PDN（电源分配网络）上产生的压降噪声会直接调制 TX/RX 时钟路径，导致确定性抖动（DJ）超标。

1.3 链路训练的重要性

链路训练是 PCIe 设备上电或复位后，通过 LTSSM 在物理层自动完成速率协商、位锁定、符号锁定、通道去偏斜以及均衡参数优化的过程。在 Gen5 时代，链路训练的重要性被进一步放大，原因如下：

• 速率协商的复杂性： 链路必须从 Gen1 (2.5 GT/s) 开始逐级训练，依次尝试 Gen2、Gen3、Gen4，最终达到 Gen5 (32 GT/s)。每一级速率切换都需要重新进行均衡握手。
• 均衡参数的自适应调优： Gen5 要求 TX 端提供 3 阶 FIR 滤波器（Pre-cursor、Main-cursor、Post-cursor），RX 端通过训练序列（TS0/TS1/TS2）中的均衡系数更新命令进行迭代优化。
• 时序约束的临界性： 训练过程中的 TS 序列解析、状态跳转逻辑、超时计数器均工作在多个时钟域（如 125 MHz 参考时钟、PLL 产生的 32 GHz 高速时钟），跨时钟域同步与时序收敛直接决定训练成败。

下图展示了 PCIe Gen5 链路训练中 LTSSM 的核心状态转换路径，突出 32 GT/s 特有的协商阶段：

1.4 Gen5 链路训练的关键时序指标

下表汇总了 Gen5 链路训练中与数字电路时序约束直接相关的关键指标，这些参数将作为后续章节时序分析和约束设置的输入：